ZCU106_10Gbps_ethernet/Petalinux/ethernet10G_zcu106/project-spec/hw-description/psu_init.html

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<title>Zynq UltraScale+ MPSoC PS configuration detail</title>
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Quad SPI Flash
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MIO 2
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Quad SPI Flash
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Quad SPI Flash
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Quad SPI Flash
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Quad SPI Flash
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12
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MIO 58
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12
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MIO 73
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12
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MIO 74
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MIO 75
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12
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MIO 76
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cmos
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pullup
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12
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MIO 77
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MDIO 3
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pullup
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inout
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12
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PSS REF CLK : 33.333
<br>
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<B>Name</B>
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<B>Source</B>
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PSS_REF_CLK
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PSS_REF_CLK
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2999.970
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PSS_REF_CLK
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<TD width=10% BGCOLOR=#FBF5EF>
2999.970
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<br>
<TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
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<B>Peripheral</B>
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<B>Source</B>
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GEM3 freq (MHz)
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<TD width=10% BGCOLOR=#FBF5EF>
124.998749
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<TR valign="top">
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USB0 freq (MHz)
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IOPLL
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QSPI freq (MHz)
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300
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IOPLL
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<TD width=10% BGCOLOR=#FBF5EF>
299.997009
</TD>
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SDIO1 freq (MHz)
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200
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<TD width=10% BGCOLOR=#FBF5EF>
IOPLL
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
187.498123
</TD>
</TR>
<TR valign="top">
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UART0 freq (MHz)
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100
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IOPLL
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<TD width=10% BGCOLOR=#FBF5EF>
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</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
UART1 freq (MHz)
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<TD width=10% BGCOLOR=#FBF5EF>
100
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
IOPLL
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<TD width=10% BGCOLOR=#FBF5EF>
99.999001
</TD>
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<TR valign="top">
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I2C0 freq (MHz)
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100
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<TD width=10% BGCOLOR=#FBF5EF>
IOPLL
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<TD width=10% BGCOLOR=#FBF5EF>
99.999001
</TD>
</TR>
<TR valign="top">
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I2C1 freq (MHz)
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100
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<TD width=10% BGCOLOR=#FBF5EF>
IOPLL
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<TD width=10% BGCOLOR=#FBF5EF>
99.999001
</TD>
</TR>
<TR valign="top">
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CAN1 freq (MHz)
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100
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
IOPLL
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<TD width=10% BGCOLOR=#FBF5EF>
99.999001
</TD>
</TR>
<TR valign="top">
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CPU_R5 freq (MHz)
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533.333
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
IOPLL
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
499.994995
</TD>
</TR>
<TR valign="top">
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IOU_SWITCH freq (MHz)
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<TD width=10% BGCOLOR=#FBF5EF>
267
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<TD width=10% BGCOLOR=#FBF5EF>
IOPLL
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
249.997498
</TD>
</TR>
<TR valign="top">
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LPD_SWITCH freq (MHz)
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
533.333
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
IOPLL
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
499.994995
</TD>
</TR>
<TR valign="top">
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LPD_LSBUS freq (MHz)
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</TD>
</TR>
<TR valign="top">
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GEM_TSU freq (MHz)
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250
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IOPLL
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
249.997498
</TD>
</TR>
<TR valign="top">
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TIMESTAMP freq (MHz)
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100
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IOPLL
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<TD width=10% BGCOLOR=#FBF5EF>
99.999001
</TD>
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<TR valign="top">
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PSU__CRL_APB__USB3_REF_CTRL__freqmhz
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20
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IOPLL
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19.999800
</TD>
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<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
PCAP freq (MHz)
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200
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IOPLL
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
187.498123
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
DBG_LPD freq (MHz)
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IOPLL
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<TD width=10% BGCOLOR=#FBF5EF>
249.997498
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
ADMA freq (MHz)
</TD>
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</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
PL0 freq (MHz)
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
125
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
RPLL
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
124.998749
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
PL1 freq (MHz)
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
100
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
RPLL
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
99.999001
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
AMS freq (MHz)
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
50
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
IOPLL
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
49.999500
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
ACPU freq (MHz)
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
1333.333
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
APLL
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
1199.988037
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
DBG FPD freq (MHz)
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
250
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
IOPLL
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
249.997498
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
DP VIDEO freq (MHz)
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
300
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
VPLL
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
299.997009
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
DP AUDIO freq (MHz)
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
25
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
RPLL
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
24.999750
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
DP STC freq (MHz)
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
27
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
RPLL
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
26.315527
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
SATA freq (MHz)
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
250
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
IOPLL
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
249.997498
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
PCIE freq (MHz)
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
250
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
IOPLL
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
249.997498
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
DDR_CTRL freq MHz)
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
533.500
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
DPLL
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
533.328003
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
GPU freq (MHz)
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
600
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
IOPLL
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
499.994995
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
GDMA freq (MHz)
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
600
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
APLL
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
599.994019
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
DPDMA freq (MHz)
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
600
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
APLL
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
599.994019
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
TOPSW_MAIN freq (MHz)
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
533.333
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
DPLL
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
533.328003
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
TOPSW_LSBUS freq (MHz)
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
100
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
IOPLL
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
99.999001
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
DBG TSTMP freq (MHz)
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
250
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
IOPLL
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
249.997498
</TD>
</TR>
</TABLE>
<H2><a name="DDRInfoTab">DDR Memory information</a></H2>
<TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
<TR valign="top">
<TD width=10% BGCOLOR=#E0F8F7>
<B>Parameter name</B>
</TD>
<TD width=10% BGCOLOR=#E0F8F7>
<B>Value</B>
</TD>
<TD width=10% BGCOLOR=#E0F8F7>
<B>Description</B>
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
ENABLE
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
1
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
Enable the PS DDR Controller
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
DDR Interface freq (MHz)
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
1067
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
--
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
MEMORY TYPE
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
DDR 4
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
Type of memory interface
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
DM DBI
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
UDIMM
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
BUS WIDTH
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
64 Bit
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
Data width of DDR interface, not including ECC data width
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
ECC
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
Disabled
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
Enables error correction code support
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
SPEED BIN
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
DDR4_2133P
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
Speed Bin
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
CL
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
15
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
Column Access Strobe (CAS) latency in memory clock cycles. It refers to the amount of time it takes for data to appear on the pins of the memory module
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
CWL
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
14
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
CAS write latency setting in memory clock cycles
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
DDR AL
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
0
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
Additive Latency (ns). Increases the efficiency of the command and data bus for sustainable bandwidths
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
T RCD
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
15
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
tRCD. Row address to column address delay time. It is the time required between the memory controller asserting a row address strobe (RAS), and then asserting the column address strobe (CAS)
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
T RP
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
15
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
Precharge Time is the number of clock cycles needed to terminate access to an open row of memory and open access to the next row
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
T RC
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
47.06
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
Row cycle time (ns)
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
T RAS MIN
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
33
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
Minimum number of memory clock cycles required between an Active and Precharge command
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
T FAW
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
30.0
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
Determines the number of activates that can be performed within a certain window of time
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
DRAM WIDTH
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
16 Bits
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
Width of individual DRAM components
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
DEVICE CAPACITY
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
8192 MBits
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
Storage capacity of individual DRAM components
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
BG ADDR COUNT
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
1
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
Number of bank group address pins
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
RANK ADDR COUNT
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
0
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
Dual-rank or dual-DIMM configuration of DRAM. Addressed using two chip-select bits (CS_N)
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
BANK ADDR COUNT
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
2
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
Number of bank address pins
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
ROW ADDR COUNT
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
16
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
Number of row address pins
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
COL ADDR COUNT
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
10
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
Number of column address bits
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
C_DDR_RAM_HIGHADDR
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
0xFFFFFFFF
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
--
</TD>
</TR>
</TABLE>
<H2><a name="GTInfoTab">GT lanes information</a></H2>
<TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
<TR valign="top">
<TD width=10% BGCOLOR=#E0F8F7>
<B>Protocol</B>
</TD>
<TD width=10% BGCOLOR=#E0F8F7>
<B>GT lane#</B>
</TD>
<TD width=10% BGCOLOR=#E0F8F7>
<B>Ref Clk Sel</B>
</TD>
<TD width=10% BGCOLOR=#E0F8F7>
<B>Ref freq (MHz)</B>
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
PCIe
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
GT Lane0
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
Ref Clk0
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
100
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
DP
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
GT Lane1
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
Ref Clk3
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
27
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
USB0
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
GT Lane2
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
Ref Clk2
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
26
</TD>
</TR>
<TR valign="top">
<TD width=10% BGCOLOR=#FBF5EF>
SATA
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
GT Lane3
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
Ref Clk1
</TD>
<TD width=10% BGCOLOR=#FBF5EF>
125
</TD>
</TR>
</TABLE>
<br>
<br>
</body>
</head>
</body>
</html>