neyko3
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RISCV_picorv32_fpga
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0
Fork 0
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RISCV_picorv32_fpga/rtl/DE0-NANO/output_files/xoro.fit.rpt

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2023-09-17 22:32:13 +00:00
Fitter report for xoro
Sat Sep 16 21:12:44 2023
Quartus II 64-Bit Version 15.0.0 Build 145 04/22/2015 SJ Web Edition
---------------------
; Table of Contents ;
---------------------
1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Parallel Compilation
5. I/O Assignment Warnings
6. Fitter Netlist Optimizations
7. Ignored Assignments
8. Incremental Compilation Preservation Summary
9. Incremental Compilation Partition Settings
10. Incremental Compilation Placement Preservation
11. Pin-Out File
12. Fitter Resource Usage Summary
13. Fitter Partition Statistics
14. Input Pins
15. Output Pins
16. Dual Purpose and Dedicated Pins
17. I/O Bank Usage
18. All Package Pins
19. PLL Summary
20. PLL Usage
21. Fitter Resource Utilization by Entity
22. Delay Chain Summary
23. Pad To Core Delay Chain Fanout
24. Control Signals
25. Global & Other Fast Signals
26. Fitter RAM Summary
27. |xoro_top|Memory:mem|altsyncram:memory_1_symbol3_rtl_0|altsyncram_edi1:auto_generated|ALTSYNCRAM
28. |xoro_top|Memory:mem|altsyncram:memory_1_symbol1_rtl_0|altsyncram_cdi1:auto_generated|ALTSYNCRAM
29. |xoro_top|Memory:mem|altsyncram:memory_1_symbol0_rtl_0|altsyncram_bdi1:auto_generated|ALTSYNCRAM
30. |xoro_top|Memory:mem|altsyncram:memory_1_symbol2_rtl_0|altsyncram_ddi1:auto_generated|ALTSYNCRAM
31. Fitter DSP Block Usage Summary
32. DSP Block Details
33. Routing Usage Summary
34. LAB Logic Elements
35. LAB-wide Signals
36. LAB Signals Sourced
37. LAB Signals Sourced Out
38. LAB Distinct Inputs
39. I/O Rules Summary
40. I/O Rules Details
41. I/O Rules Matrix
42. Fitter Device Options
43. Operating Settings and Conditions
44. Estimated Delay Added for Hold Timing Summary
45. Estimated Delay Added for Hold Timing Details
46. Fitter Messages
47. Fitter Suppressed Messages
----------------
; Legal Notice ;
----------------
Copyright (C) 1991-2015 Altera Corporation. All rights reserved.
Your use of Altera Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files from any of the foregoing
(including device programming or simulation files), and any
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to the terms and conditions of the Altera Program License
Subscription Agreement, the Altera Quartus II License Agreement,
the Altera MegaCore Function License Agreement, or other
applicable license agreement, including, without limitation,
that your use is for the sole purpose of programming logic
devices manufactured by Altera and sold by Altera or its
authorized distributors. Please refer to the applicable
agreement for further details.
+---------------------------------------------------------------------------------+
; Fitter Summary ;
+------------------------------------+--------------------------------------------+
; Fitter Status ; Successful - Sat Sep 16 21:12:44 2023 ;
; Quartus II 64-Bit Version ; 15.0.0 Build 145 04/22/2015 SJ Web Edition ;
; Revision Name ; xoro ;
; Top-level Entity Name ; xoro_top ;
; Family ; Cyclone IV E ;
; Device ; EP4CE22F17C6 ;
; Timing Models ; Final ;
; Total logic elements ; 2,973 / 22,320 ( 13 % ) ;
; Total combinational functions ; 2,743 / 22,320 ( 12 % ) ;
; Dedicated logic registers ; 1,354 / 22,320 ( 6 % ) ;
; Total registers ; 1354 ;
; Total pins ; 46 / 154 ( 30 % ) ;
; Total virtual pins ; 0 ;
; Total memory bits ; 330,016 / 608,256 ( 54 % ) ;
; Embedded Multiplier 9-bit elements ; 8 / 132 ( 6 % ) ;
; Total PLLs ; 1 / 4 ( 25 % ) ;
+------------------------------------+--------------------------------------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Settings ;
+----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+
; Option ; Setting ; Default Value ;
+----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+
; Device ; EP4CE22F17C6 ; ;
; Maximum processors allowed for parallel compilation ; 2 ; ;
; Nominal Core Supply Voltage ; 1.2V ; ;
; Minimum Core Junction Temperature ; 0 ; ;
; Maximum Core Junction Temperature ; 85 ; ;
; Fit Attempts to Skip ; 0 ; 0.0 ;
; Device I/O Standard ; 2.5 V ; ;
; Use smart compilation ; Off ; Off ;
; Enable parallel Assembler and TimeQuest Timing Analyzer during compilation ; On ; On ;
; Enable compact report table ; Off ; Off ;
; Auto Merge PLLs ; On ; On ;
; Router Timing Optimization Level ; Normal ; Normal ;
; Perform Clocking Topology Analysis During Routing ; Off ; Off ;
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
; Router Effort Multiplier ; 1.0 ; 1.0 ;
; Optimize Hold Timing ; All Paths ; All Paths ;
; Optimize Multi-Corner Timing ; On ; On ;
; PowerPlay Power Optimization During Fitting ; Normal compilation ; Normal compilation ;
; SSN Optimization ; Off ; Off ;
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize Timing for ECOs ; Off ; Off ;
; Regenerate Full Fit Report During ECO Compiles ; Off ; Off ;
; Optimize IOC Register Placement for Timing ; Normal ; Normal ;
; Limit to One Fitting Attempt ; Off ; Off ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; PCI I/O ; Off ; Off ;
; Weak Pull-Up Resistor ; Off ; Off ;
; Enable Bus-Hold Circuitry ; Off ; Off ;
; Auto Packed Registers ; Auto ; Auto ;
; Auto Delay Chains ; On ; On ;
; Auto Delay Chains for High Fanout Input Pins ; Off ; Off ;
; Allow Single-ended Buffer for Differential-XSTL Input ; Off ; Off ;
; Treat Bidirectional Pin as Output Pin ; Off ; Off ;
; Perform Physical Synthesis for Combinational Logic for Fitting ; Off ; Off ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ;
; Perform Register Duplication for Performance ; Off ; Off ;
; Perform Logic to Memory Mapping for Fitting ; Off ; Off ;
; Perform Register Retiming for Performance ; Off ; Off ;
; Perform Asynchronous Signal Pipelining ; Off ; Off ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Physical Synthesis Effort Level ; Normal ; Normal ;
; Logic Cell Insertion - Logic Duplication ; Auto ; Auto ;
; Auto Register Duplication ; Auto ; Auto ;
; Auto Global Clock ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
; Reserve all unused pins ; As input tri-stated with weak pull-up ; As input tri-stated with weak pull-up ;
; Synchronizer Identification ; Auto ; Auto ;
; Enable Beneficial Skew Optimization ; On ; On ;
; Optimize Design for Metastability ; On ; On ;
; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ;
; Enable input tri-state on active configuration pins in user mode ; Off ; Off ;
+----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+
+------------------------------------------+
; Parallel Compilation ;
+----------------------------+-------------+
; Processors ; Number ;
+----------------------------+-------------+
; Number detected on machine ; 16 ;
; Maximum allowed ; 2 ;
; ; ;
; Average used ; 1.43 ;
; Maximum used ; 2 ;
; ; ;
; Usage by Processor ; % Time Used ;
; Processor 1 ; 100.0% ;
; Processor 2 ; 42.9% ;
; Processors 3-16 ; 0.0% ;
+----------------------------+-------------+
+--------------------------------------------+
; I/O Assignment Warnings ;
+--------------+-----------------------------+
; Pin Name ; Reason ;
+--------------+-----------------------------+
; LED[0] ; Missing drive strength ;
; LED[1] ; Missing drive strength ;
; LED[2] ; Missing drive strength ;
; LED[3] ; Missing drive strength ;
; LED[4] ; Missing drive strength ;
; LED[5] ; Missing drive strength ;
; LED[6] ; Missing drive strength ;
; LED[7] ; Missing drive strength ;
; UART_TX ; Missing drive strength ;
; GPIO_1_D[0] ; Missing drive strength ;
; GPIO_1_D[1] ; Missing drive strength ;
; GPIO_1_D[2] ; Missing drive strength ;
; GPIO_1_D[3] ; Missing drive strength ;
; GPIO_1_D[4] ; Missing drive strength ;
; GPIO_1_D[5] ; Missing drive strength ;
; GPIO_1_D[6] ; Missing drive strength ;
; GPIO_1_D[7] ; Missing drive strength ;
; GPIO_1_D[8] ; Missing drive strength ;
; GPIO_1_D[9] ; Missing drive strength ;
; GPIO_1_D[10] ; Missing drive strength ;
; GPIO_1_D[11] ; Missing drive strength ;
; GPIO_1_D[12] ; Missing drive strength ;
; GPIO_1_D[13] ; Missing drive strength ;
; GPIO_1_D[14] ; Missing drive strength ;
; GPIO_1_D[15] ; Missing drive strength ;
; GPIO_1_D[16] ; Missing drive strength ;
; GPIO_1_D[17] ; Missing drive strength ;
; GPIO_1_D[18] ; Missing drive strength ;
; GPIO_1_D[19] ; Missing drive strength ;
; GPIO_1_D[20] ; Missing drive strength ;
; GPIO_1_D[21] ; Missing drive strength ;
; GPIO_1_D[22] ; Missing drive strength ;
; GPIO_1_D[23] ; Missing drive strength ;
; GPIO_1_D[24] ; Missing drive strength ;
; GPIO_1_D[25] ; Missing drive strength ;
; GPIO_1_D[26] ; Missing drive strength ;
; GPIO_1_D[27] ; Missing drive strength ;
; GPIO_1_D[28] ; Missing drive strength ;
; GPIO_1_D[29] ; Missing drive strength ;
; GPIO_1_D[30] ; Missing drive strength ;
; GPIO_1_D[31] ; Missing drive strength ;
; GPIO_1_D[32] ; Missing drive strength ;
; GPIO_1_D[33] ; Missing drive strength ;
; GPIO_1_D[0] ; Missing location assignment ;
; GPIO_1_D[1] ; Missing location assignment ;
; GPIO_1_D[3] ; Missing location assignment ;
; GPIO_1_D[5] ; Missing location assignment ;
; GPIO_1_D[7] ; Missing location assignment ;
+--------------+-----------------------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Netlist Optimizations ;
+-------------------------------------------------------------------+-----------------+------------------+---------------------+-----------+----------------+-----------------------------------------------------------------------------------------------+------------------+-----------------------+
; Node ; Action ; Operation ; Reason ; Node Port ; Node Port Name ; Destination Node ; Destination Port ; Destination Port Name ;
+-------------------------------------------------------------------+-----------------+------------------+---------------------+-----------+----------------+-----------------------------------------------------------------------------------------------+------------------+-----------------------+
; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|rs1[0] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|lpm_mult:Mult0|mult_86t:auto_generated|mac_mult3 ; DATAA ; ;
; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|rs1[0] ; Duplicated ; Register Packing ; Timing optimization ; Q ; ; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|rs1[0]~_Duplicate_1 ; Q ; ;
; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|rs1[0]~_Duplicate_1 ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|lpm_mult:Mult0|mult_86t:auto_generated|mac_mult1 ; DATAA ; ;
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; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|rs1[7] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|lpm_mult:Mult0|mult_86t:auto_generated|mac_mult3 ; DATAA ; ;
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; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|rs1[9] ; Duplicated ; Register Packing ; Timing optimization ; Q ; ; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|rs1[9]~_Duplicate_1 ; Q ; ;
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; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|rs1[10]~_Duplicate_1 ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|lpm_mult:Mult0|mult_86t:auto_generated|mac_mult1 ; DATAA ; ;
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; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|rs1[11] ; Duplicated ; Register Packing ; Timing optimization ; Q ; ; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|rs1[11]~_Duplicate_1 ; Q ; ;
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; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|rs1[12] ; Duplicated ; Register Packing ; Timing optimization ; Q ; ; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|rs1[12]~_Duplicate_1 ; Q ; ;
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; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|rs1[13] ; Duplicated ; Register Packing ; Timing optimization ; Q ; ; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|rs1[13]~_Duplicate_1 ; Q ; ;
; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|rs1[13]~_Duplicate_1 ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|lpm_mult:Mult0|mult_86t:auto_generated|mac_mult1 ; DATAA ; ;
; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|rs1[14] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|lpm_mult:Mult0|mult_86t:auto_generated|mac_mult3 ; DATAA ; ;
; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|rs1[14] ; Duplicated ; Register Packing ; Timing optimization ; Q ; ; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|rs1[14]~_Duplicate_1 ; Q ; ;
; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|rs1[14]~_Duplicate_1 ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|lpm_mult:Mult0|mult_86t:auto_generated|mac_mult1 ; DATAA ; ;
; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|rs1[15] ; Packed Register ; Register Packing ; Timing optimization ; Q ; ; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|lpm_mult:Mult0|mult_86t:auto_generated|mac_mult3 ; DATAA ; ;
; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|rs1[15] ; Duplicated ; Register Packing ; Timing optimization ; Q ; ; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|rs1[15]~_Duplicate_1 ; Q ; ;
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+-------------------------------------------------------------------+-----------------+------------------+---------------------+-----------+----------------+-----------------------------------------------------------------------------------------------+------------------+-----------------------+
+-----------------------------------------------------------------------------------------------+
; Ignored Assignments ;
+--------------+----------------+--------------+---------------+---------------+----------------+
; Name ; Ignored Entity ; Ignored From ; Ignored To ; Ignored Value ; Ignored Source ;
+--------------+----------------+--------------+---------------+---------------+----------------+
; Location ; ; ; ADC_CS_N ; PIN_A10 ; QSF Assignment ;
; Location ; ; ; ADC_SADDR ; PIN_B10 ; QSF Assignment ;
; Location ; ; ; ADC_SCLK ; PIN_B14 ; QSF Assignment ;
; Location ; ; ; ADC_SDAT ; PIN_A9 ; QSF Assignment ;
; Location ; ; ; DRAM_ADDR[0] ; PIN_P2 ; QSF Assignment ;
; Location ; ; ; DRAM_ADDR[10] ; PIN_N2 ; QSF Assignment ;
; Location ; ; ; DRAM_ADDR[11] ; PIN_N1 ; QSF Assignment ;
; Location ; ; ; DRAM_ADDR[12] ; PIN_L4 ; QSF Assignment ;
; Location ; ; ; DRAM_ADDR[1] ; PIN_N5 ; QSF Assignment ;
; Location ; ; ; DRAM_ADDR[2] ; PIN_N6 ; QSF Assignment ;
; Location ; ; ; DRAM_ADDR[3] ; PIN_M8 ; QSF Assignment ;
; Location ; ; ; DRAM_ADDR[4] ; PIN_P8 ; QSF Assignment ;
; Location ; ; ; DRAM_ADDR[5] ; PIN_T7 ; QSF Assignment ;
; Location ; ; ; DRAM_ADDR[6] ; PIN_N8 ; QSF Assignment ;
; Location ; ; ; DRAM_ADDR[7] ; PIN_T6 ; QSF Assignment ;
; Location ; ; ; DRAM_ADDR[8] ; PIN_R1 ; QSF Assignment ;
; Location ; ; ; DRAM_ADDR[9] ; PIN_P1 ; QSF Assignment ;
; Location ; ; ; DRAM_BA[0] ; PIN_M7 ; QSF Assignment ;
; Location ; ; ; DRAM_BA[1] ; PIN_M6 ; QSF Assignment ;
; Location ; ; ; DRAM_CAS_N ; PIN_L1 ; QSF Assignment ;
; Location ; ; ; DRAM_CKE ; PIN_L7 ; QSF Assignment ;
; Location ; ; ; DRAM_CLK ; PIN_R4 ; QSF Assignment ;
; Location ; ; ; DRAM_CS_N ; PIN_P6 ; QSF Assignment ;
; Location ; ; ; DRAM_DQM[0] ; PIN_R6 ; QSF Assignment ;
; Location ; ; ; DRAM_DQM[1] ; PIN_T5 ; QSF Assignment ;
; Location ; ; ; DRAM_DQ[0] ; PIN_G2 ; QSF Assignment ;
; Location ; ; ; DRAM_DQ[10] ; PIN_T3 ; QSF Assignment ;
; Location ; ; ; DRAM_DQ[11] ; PIN_R3 ; QSF Assignment ;
; Location ; ; ; DRAM_DQ[12] ; PIN_R5 ; QSF Assignment ;
; Location ; ; ; DRAM_DQ[13] ; PIN_P3 ; QSF Assignment ;
; Location ; ; ; DRAM_DQ[14] ; PIN_N3 ; QSF Assignment ;
; Location ; ; ; DRAM_DQ[15] ; PIN_K1 ; QSF Assignment ;
; Location ; ; ; DRAM_DQ[1] ; PIN_G1 ; QSF Assignment ;
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; Location ; ; ; DRAM_DQ[3] ; PIN_K5 ; QSF Assignment ;
; Location ; ; ; DRAM_DQ[4] ; PIN_K2 ; QSF Assignment ;
; Location ; ; ; DRAM_DQ[5] ; PIN_J2 ; QSF Assignment ;
; Location ; ; ; DRAM_DQ[6] ; PIN_J1 ; QSF Assignment ;
; Location ; ; ; DRAM_DQ[7] ; PIN_R7 ; QSF Assignment ;
; Location ; ; ; DRAM_DQ[8] ; PIN_T4 ; QSF Assignment ;
; Location ; ; ; DRAM_DQ[9] ; PIN_T2 ; QSF Assignment ;
; Location ; ; ; DRAM_RAS_N ; PIN_L2 ; QSF Assignment ;
; Location ; ; ; DRAM_WE_N ; PIN_C2 ; QSF Assignment ;
; Location ; ; ; EPCS_ASDO ; PIN_C1 ; QSF Assignment ;
; Location ; ; ; EPCS_DATA0 ; PIN_H2 ; QSF Assignment ;
; Location ; ; ; EPCS_DCLK ; PIN_H1 ; QSF Assignment ;
; Location ; ; ; EPCS_NCSO ; PIN_D2 ; QSF Assignment ;
; Location ; ; ; GPIO_0_D[0] ; PIN_D3 ; QSF Assignment ;
; Location ; ; ; GPIO_0_D[10] ; PIN_B6 ; QSF Assignment ;
; Location ; ; ; GPIO_0_D[11] ; PIN_A6 ; QSF Assignment ;
; Location ; ; ; GPIO_0_D[12] ; PIN_B7 ; QSF Assignment ;
; Location ; ; ; GPIO_0_D[13] ; PIN_D6 ; QSF Assignment ;
; Location ; ; ; GPIO_0_D[14] ; PIN_A7 ; QSF Assignment ;
; Location ; ; ; GPIO_0_D[15] ; PIN_C6 ; QSF Assignment ;
; Location ; ; ; GPIO_0_D[16] ; PIN_C8 ; QSF Assignment ;
; Location ; ; ; GPIO_0_D[17] ; PIN_E6 ; QSF Assignment ;
; Location ; ; ; GPIO_0_D[18] ; PIN_E7 ; QSF Assignment ;
; Location ; ; ; GPIO_0_D[19] ; PIN_D8 ; QSF Assignment ;
; Location ; ; ; GPIO_0_D[1] ; PIN_C3 ; QSF Assignment ;
; Location ; ; ; GPIO_0_D[20] ; PIN_E8 ; QSF Assignment ;
; Location ; ; ; GPIO_0_D[21] ; PIN_F8 ; QSF Assignment ;
; Location ; ; ; GPIO_0_D[22] ; PIN_F9 ; QSF Assignment ;
; Location ; ; ; GPIO_0_D[23] ; PIN_E9 ; QSF Assignment ;
; Location ; ; ; GPIO_0_D[24] ; PIN_C9 ; QSF Assignment ;
; Location ; ; ; GPIO_0_D[25] ; PIN_D9 ; QSF Assignment ;
; Location ; ; ; GPIO_0_D[26] ; PIN_E11 ; QSF Assignment ;
; Location ; ; ; GPIO_0_D[27] ; PIN_E10 ; QSF Assignment ;
; Location ; ; ; GPIO_0_D[28] ; PIN_C11 ; QSF Assignment ;
; Location ; ; ; GPIO_0_D[29] ; PIN_B11 ; QSF Assignment ;
; Location ; ; ; GPIO_0_D[2] ; PIN_A2 ; QSF Assignment ;
; Location ; ; ; GPIO_0_D[30] ; PIN_A12 ; QSF Assignment ;
; Location ; ; ; GPIO_0_D[31] ; PIN_D11 ; QSF Assignment ;
; Location ; ; ; GPIO_0_D[32] ; PIN_D12 ; QSF Assignment ;
; Location ; ; ; GPIO_0_D[33] ; PIN_B12 ; QSF Assignment ;
; Location ; ; ; GPIO_0_D[6] ; PIN_A4 ; QSF Assignment ;
; Location ; ; ; GPIO_0_D[7] ; PIN_B5 ; QSF Assignment ;
; Location ; ; ; GPIO_0_D[8] ; PIN_A5 ; QSF Assignment ;
; Location ; ; ; GPIO_0_D[9] ; PIN_D5 ; QSF Assignment ;
; Location ; ; ; GPIO_0_IN[0] ; PIN_A8 ; QSF Assignment ;
; Location ; ; ; GPIO_0_IN[1] ; PIN_B8 ; QSF Assignment ;
; Location ; ; ; GPIO_1_IN[0] ; PIN_T9 ; QSF Assignment ;
; Location ; ; ; GPIO_1_IN[1] ; PIN_R9 ; QSF Assignment ;
; Location ; ; ; GPIO_2[0] ; PIN_A14 ; QSF Assignment ;
; Location ; ; ; GPIO_2[10] ; PIN_F14 ; QSF Assignment ;
; Location ; ; ; GPIO_2[11] ; PIN_G16 ; QSF Assignment ;
; Location ; ; ; GPIO_2[12] ; PIN_G15 ; QSF Assignment ;
; Location ; ; ; GPIO_2[1] ; PIN_B16 ; QSF Assignment ;
; Location ; ; ; GPIO_2[2] ; PIN_C14 ; QSF Assignment ;
; Location ; ; ; GPIO_2[3] ; PIN_C16 ; QSF Assignment ;
; Location ; ; ; GPIO_2[4] ; PIN_C15 ; QSF Assignment ;
; Location ; ; ; GPIO_2[5] ; PIN_D16 ; QSF Assignment ;
; Location ; ; ; GPIO_2[6] ; PIN_D15 ; QSF Assignment ;
; Location ; ; ; GPIO_2[7] ; PIN_D14 ; QSF Assignment ;
; Location ; ; ; GPIO_2[8] ; PIN_F15 ; QSF Assignment ;
; Location ; ; ; GPIO_2[9] ; PIN_F16 ; QSF Assignment ;
; Location ; ; ; GPIO_2_IN[0] ; PIN_E15 ; QSF Assignment ;
; Location ; ; ; GPIO_2_IN[1] ; PIN_E16 ; QSF Assignment ;
; Location ; ; ; GPIO_2_IN[2] ; PIN_M16 ; QSF Assignment ;
; Location ; ; ; G_SENSOR_CS_N ; PIN_G5 ; QSF Assignment ;
; Location ; ; ; G_SENSOR_INT ; PIN_M2 ; QSF Assignment ;
; Location ; ; ; I2C_SCLK ; PIN_F2 ; QSF Assignment ;
; Location ; ; ; I2C_SDAT ; PIN_F1 ; QSF Assignment ;
; Location ; ; ; KEY[1] ; PIN_E1 ; QSF Assignment ;
; Location ; ; ; RND_OUT[0] ; PIN_T12 ; QSF Assignment ;
; Location ; ; ; RND_OUT[1] ; PIN_T13 ; QSF Assignment ;
; Location ; ; ; RND_OUT[2] ; PIN_T15 ; QSF Assignment ;
; Location ; ; ; RND_OUT[3] ; PIN_F13 ; QSF Assignment ;
; Location ; ; ; SW[0] ; PIN_M1 ; QSF Assignment ;
; Location ; ; ; SW[1] ; PIN_T8 ; QSF Assignment ;
; Location ; ; ; SW[2] ; PIN_B9 ; QSF Assignment ;
; Location ; ; ; SW[3] ; PIN_M15 ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; ADC_CS_N ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; ADC_SADDR ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; ADC_SCLK ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; ADC_SDAT ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_ADDR[0] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_ADDR[10] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_ADDR[11] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_ADDR[12] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_ADDR[1] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_ADDR[2] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_ADDR[3] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_ADDR[4] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_ADDR[5] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_ADDR[6] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_ADDR[7] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_ADDR[8] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_ADDR[9] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_BA[0] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_BA[1] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_CAS_N ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_CKE ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_CLK ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_CS_N ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_DQM[0] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_DQM[1] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_DQ[0] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_DQ[10] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_DQ[11] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_DQ[12] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_DQ[13] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_DQ[14] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_DQ[15] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_DQ[1] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_DQ[2] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_DQ[3] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_DQ[4] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_DQ[5] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_DQ[6] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_DQ[7] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_DQ[8] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_DQ[9] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_RAS_N ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; DRAM_WE_N ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; EPCS_ASDO ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; EPCS_DATA0 ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; EPCS_DCLK ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; EPCS_NCSO ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[0] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[10] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[11] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[12] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[13] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[14] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[15] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[16] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[17] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[18] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[19] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[1] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[20] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[21] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[22] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[23] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[24] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[25] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[26] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[27] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[28] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[29] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[2] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[30] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[31] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[32] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[33] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[3] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[4] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[5] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[6] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[7] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[8] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_D[9] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_IN[0] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_0_IN[1] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_1_D ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_1_IN[0] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_1_IN[1] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_2[0] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_2[10] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_2[11] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_2[12] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_2[1] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_2[2] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_2[3] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_2[4] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_2[5] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_2[6] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_2[7] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_2[8] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_2[9] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_2_IN[0] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_2_IN[1] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; GPIO_2_IN[2] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; G_SENSOR_CS_N ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; G_SENSOR_INT ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; I2C_SCLK ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; I2C_SDAT ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; KEY[1] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; RND_OUT ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; RND_OUT[0] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; RND_OUT[1] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; RND_OUT[2] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; RND_OUT[3] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; SW[0] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; SW[1] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; SW[2] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; xoro_top ; ; SW[3] ; 3.3-V LVTTL ; QSF Assignment ;
+--------------+----------------+--------------+---------------+---------------+----------------+
+---------------------------------------------------------------------------------------------------+
; Incremental Compilation Preservation Summary ;
+---------------------+---------------------+----------------------------+--------------------------+
; Type ; Total [A + B] ; From Design Partitions [A] ; From Rapid Recompile [B] ;
+---------------------+---------------------+----------------------------+--------------------------+
; Placement (by node) ; ; ; ;
; -- Requested ; 0.00 % ( 0 / 4382 ) ; 0.00 % ( 0 / 4382 ) ; 0.00 % ( 0 / 4382 ) ;
; -- Achieved ; 0.00 % ( 0 / 4382 ) ; 0.00 % ( 0 / 4382 ) ; 0.00 % ( 0 / 4382 ) ;
; ; ; ; ;
; Routing (by net) ; ; ; ;
; -- Requested ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ;
; -- Achieved ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ;
+---------------------+---------------------+----------------------------+--------------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Incremental Compilation Partition Settings ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
; Partition Name ; Partition Type ; Netlist Type Used ; Preservation Level Used ; Netlist Type Requested ; Preservation Level Requested ; Contents ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
; Top ; User-created ; Source File ; N/A ; Source File ; N/A ; ;
; hard_block:auto_generated_inst ; Auto-generated ; Source File ; N/A ; Source File ; N/A ; hard_block:auto_generated_inst ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
+------------------------------------------------------------------------------------------------------------------------------------+
; Incremental Compilation Placement Preservation ;
+--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+
; Partition Name ; Preservation Achieved ; Preservation Level Used ; Netlist Type Used ; Preservation Method ; Notes ;
+--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+
; Top ; 0.00 % ( 0 / 4368 ) ; N/A ; Source File ; N/A ; ;
; hard_block:auto_generated_inst ; 0.00 % ( 0 / 14 ) ; N/A ; Source File ; N/A ; ;
+--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in E:/Photonic/RISCV/output_files/xoro.pin.
+--------------------------------------------------------------------------+
; Fitter Resource Usage Summary ;
+---------------------------------------------+----------------------------+
; Resource ; Usage ;
+---------------------------------------------+----------------------------+
; Total logic elements ; 2,973 / 22,320 ( 13 % ) ;
; -- Combinational with no register ; 1619 ;
; -- Register only ; 230 ;
; -- Combinational with a register ; 1124 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 1274 ;
; -- 3 input functions ; 1043 ;
; -- <=2 input functions ; 426 ;
; -- Register only ; 230 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 2182 ;
; -- arithmetic mode ; 561 ;
; ; ;
; Total registers* ; 1,354 / 23,018 ( 6 % ) ;
; -- Dedicated logic registers ; 1,354 / 22,320 ( 6 % ) ;
; -- I/O registers ; 0 / 698 ( 0 % ) ;
; ; ;
; Total LABs: partially or completely used ; 216 / 1,395 ( 15 % ) ;
; Virtual pins ; 0 ;
; I/O pins ; 46 / 154 ( 30 % ) ;
; -- Clock pins ; 1 / 7 ( 14 % ) ;
; -- Dedicated input pins ; 0 / 9 ( 0 % ) ;
; ; ;
; Global signals ; 5 ;
; M9Ks ; 51 / 66 ( 77 % ) ;
; Total block memory bits ; 330,016 / 608,256 ( 54 % ) ;
; Total block memory implementation bits ; 470,016 / 608,256 ( 77 % ) ;
; Embedded Multiplier 9-bit elements ; 8 / 132 ( 6 % ) ;
; PLLs ; 1 / 4 ( 25 % ) ;
; Global clocks ; 5 / 20 ( 25 % ) ;
; JTAGs ; 0 / 1 ( 0 % ) ;
; CRC blocks ; 0 / 1 ( 0 % ) ;
; ASMI blocks ; 0 / 1 ( 0 % ) ;
; Oscillator blocks ; 0 / 1 ( 0 % ) ;
; Impedance control blocks ; 0 / 4 ( 0 % ) ;
; Average interconnect usage (total/H/V) ; 6.7% / 6.5% / 6.9% ;
; Peak interconnect usage (total/H/V) ; 34.2% / 32.1% / 37.1% ;
; Maximum fan-out ; 1298 ;
; Highest non-global fan-out ; 224 ;
; Total fan-out ; 14990 ;
; Average fan-out ; 3.37 ;
+---------------------------------------------+----------------------------+
* Register count does not include registers inside RAM blocks or DSP blocks.
+------------------------------------------------------------------------------------------------------+
; Fitter Partition Statistics ;
+---------------------------------------------+-----------------------+--------------------------------+
; Statistic ; Top ; hard_block:auto_generated_inst ;
+---------------------------------------------+-----------------------+--------------------------------+
; Difficulty Clustering Region ; Low ; Low ;
; ; ; ;
; Total logic elements ; 2973 / 22320 ( 13 % ) ; 0 / 22320 ( 0 % ) ;
; -- Combinational with no register ; 1619 ; 0 ;
; -- Register only ; 230 ; 0 ;
; -- Combinational with a register ; 1124 ; 0 ;
; ; ; ;
; Logic element usage by number of LUT inputs ; ; ;
; -- 4 input functions ; 1274 ; 0 ;
; -- 3 input functions ; 1043 ; 0 ;
; -- <=2 input functions ; 426 ; 0 ;
; -- Register only ; 230 ; 0 ;
; ; ; ;
; Logic elements by mode ; ; ;
; -- normal mode ; 2182 ; 0 ;
; -- arithmetic mode ; 561 ; 0 ;
; ; ; ;
; Total registers ; 1354 ; 0 ;
; -- Dedicated logic registers ; 1354 / 22320 ( 6 % ) ; 0 / 22320 ( 0 % ) ;
; -- I/O registers ; 0 ; 0 ;
; ; ; ;
; Total LABs: partially or completely used ; 216 / 1395 ( 15 % ) ; 0 / 1395 ( 0 % ) ;
; ; ; ;
; Virtual pins ; 0 ; 0 ;
; I/O pins ; 46 ; 0 ;
; Embedded Multiplier 9-bit elements ; 8 / 132 ( 6 % ) ; 0 / 132 ( 0 % ) ;
; Total memory bits ; 330016 ; 0 ;
; Total RAM block bits ; 470016 ; 0 ;
; PLL ; 0 / 4 ( 0 % ) ; 1 / 4 ( 25 % ) ;
; M9K ; 51 / 66 ( 77 % ) ; 0 / 66 ( 0 % ) ;
; Clock control block ; 2 / 24 ( 8 % ) ; 3 / 24 ( 12 % ) ;
; ; ; ;
; Connections ; ; ;
; -- Input Connections ; 1301 ; 1 ;
; -- Registered Input Connections ; 1197 ; 0 ;
; -- Output Connections ; 1 ; 1301 ;
; -- Registered Output Connections ; 0 ; 0 ;
; ; ; ;
; Internal Connections ; ; ;
; -- Total Connections ; 15227 ; 1311 ;
; -- Registered Connections ; 7229 ; 0 ;
; ; ; ;
; External Connections ; ; ;
; -- Top ; 0 ; 1302 ;
; -- hard_block:auto_generated_inst ; 1302 ; 0 ;
; ; ; ;
; Partition Interface ; ; ;
; -- Input Ports ; 3 ; 1 ;
; -- Output Ports ; 43 ; 3 ;
; -- Bidir Ports ; 0 ; 0 ;
; ; ; ;
; Registered Ports ; ; ;
; -- Registered Input Ports ; 0 ; 0 ;
; -- Registered Output Ports ; 0 ; 0 ;
; ; ; ;
; Port Connectivity ; ; ;
; -- Input Ports driven by GND ; 0 ; 0 ;
; -- Output Ports driven by GND ; 0 ; 0 ;
; -- Input Ports driven by VCC ; 0 ; 0 ;
; -- Output Ports driven by VCC ; 0 ; 0 ;
; -- Input Ports with no Source ; 0 ; 0 ;
; -- Output Ports with no Source ; 0 ; 0 ;
; -- Input Ports with no Fanout ; 0 ; 0 ;
; -- Output Ports with no Fanout ; 0 ; 0 ;
+---------------------------------------------+-----------------------+--------------------------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+-----------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+---------------------+---------------------------+----------------------+-----------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination Control Block ; Location assigned by ; Slew Rate ;
+-----------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+---------------------+---------------------------+----------------------+-----------+
; CLOCK_50 ; R8 ; 3 ; 27 ; 0 ; 21 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 1.2-V HSTL Class II ; -- ; User ; no ;
; UART_RX ; B4 ; 8 ; 7 ; 34 ; 0 ; 2 ; 0 ; no ; no ; no ; yes ; no ; Off ; 2.5 V ; -- ; User ; no ;
; reset_btn ; J15 ; 5 ; 53 ; 14 ; 0 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ;
+-----------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+---------------------+---------------------------+----------------------+-----------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+--------------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+---------------------------+----------------------------+-----------------------------+----------------------+----------------------+---------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Output Register ; Output Enable Register ; Power Up High ; Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Termination Control Block ; Output Buffer Pre-emphasis ; Voltage Output Differential ; Location assigned by ; Output Enable Source ; Output Enable Group ;
+--------------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+---------------------------+----------------------------+-----------------------------+----------------------+----------------------+---------------------+
; GPIO_1_D[0] ; F1 ; 1 ; 0 ; 23 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; Fitter ; - ; - ;
; GPIO_1_D[10] ; P11 ; 4 ; 38 ; 0 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; GPIO_1_D[11] ; R10 ; 4 ; 34 ; 0 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; GPIO_1_D[12] ; N12 ; 4 ; 47 ; 0 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; GPIO_1_D[13] ; P9 ; 4 ; 38 ; 0 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; GPIO_1_D[14] ; N9 ; 4 ; 29 ; 0 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; GPIO_1_D[15] ; N11 ; 4 ; 43 ; 0 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; GPIO_1_D[16] ; L16 ; 5 ; 53 ; 11 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; GPIO_1_D[17] ; K16 ; 5 ; 53 ; 12 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; GPIO_1_D[18] ; R16 ; 5 ; 53 ; 8 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; GPIO_1_D[19] ; L15 ; 5 ; 53 ; 11 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; GPIO_1_D[1] ; A10 ; 7 ; 34 ; 34 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; Fitter ; - ; - ;
; GPIO_1_D[20] ; P15 ; 5 ; 53 ; 6 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; GPIO_1_D[21] ; P16 ; 5 ; 53 ; 7 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; GPIO_1_D[22] ; R14 ; 4 ; 49 ; 0 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; GPIO_1_D[23] ; N16 ; 5 ; 53 ; 9 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; GPIO_1_D[24] ; N15 ; 5 ; 53 ; 9 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; GPIO_1_D[25] ; P14 ; 4 ; 49 ; 0 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; GPIO_1_D[26] ; L14 ; 5 ; 53 ; 9 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; GPIO_1_D[27] ; N14 ; 5 ; 53 ; 6 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; GPIO_1_D[28] ; M10 ; 4 ; 43 ; 0 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; GPIO_1_D[29] ; L13 ; 5 ; 53 ; 10 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; GPIO_1_D[2] ; T14 ; 4 ; 45 ; 0 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; GPIO_1_D[30] ; J16 ; 5 ; 53 ; 14 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; GPIO_1_D[31] ; K15 ; 5 ; 53 ; 13 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; GPIO_1_D[32] ; J13 ; 5 ; 53 ; 16 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; GPIO_1_D[33] ; J14 ; 5 ; 53 ; 15 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; GPIO_1_D[3] ; B5 ; 8 ; 11 ; 34 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; Fitter ; - ; - ;
; GPIO_1_D[4] ; R13 ; 4 ; 40 ; 0 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; GPIO_1_D[5] ; F8 ; 8 ; 20 ; 34 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; Fitter ; - ; - ;
; GPIO_1_D[6] ; R12 ; 4 ; 36 ; 0 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; GPIO_1_D[7] ; B16 ; 6 ; 53 ; 22 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; Fitter ; - ; - ;
; GPIO_1_D[8] ; T10 ; 4 ; 34 ; 0 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; GPIO_1_D[9] ; R11 ; 4 ; 34 ; 0 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; LED[0] ; A15 ; 7 ; 38 ; 34 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; LED[1] ; A13 ; 7 ; 49 ; 34 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; LED[2] ; B13 ; 7 ; 49 ; 34 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; LED[3] ; A11 ; 7 ; 40 ; 34 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; LED[4] ; D1 ; 1 ; 0 ; 25 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; LED[5] ; F3 ; 1 ; 0 ; 26 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; LED[6] ; B1 ; 1 ; 0 ; 28 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; LED[7] ; L3 ; 2 ; 0 ; 10 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; UART_TX ; A3 ; 8 ; 7 ; 34 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
+--------------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+---------------------------+----------------------------+-----------------------------+----------------------+----------------------+---------------------+
+-------------------------------------------------------------------------------------------------------------------------+
; Dual Purpose and Dedicated Pins ;
+----------+-----------------------------+--------------------------+-------------------------+---------------------------+
; Location ; Pin Name ; Reserved As ; User Signal Name ; Pin Type ;
+----------+-----------------------------+--------------------------+-------------------------+---------------------------+
; C1 ; DIFFIO_L3n, DATA1, ASDO ; As input tri-stated ; ~ALTERA_ASDO_DATA1~ ; Dual Purpose Pin ;
; D2 ; DIFFIO_L4p, FLASH_nCE, nCSO ; As input tri-stated ; ~ALTERA_FLASH_nCE_nCSO~ ; Dual Purpose Pin ;
; F4 ; nSTATUS ; - ; - ; Dedicated Programming Pin ;
; H1 ; DCLK ; As output driving ground ; ~ALTERA_DCLK~ ; Dual Purpose Pin ;
; H2 ; DATA0 ; As input tri-stated ; ~ALTERA_DATA0~ ; Dual Purpose Pin ;
; H5 ; nCONFIG ; - ; - ; Dedicated Programming Pin ;
; J3 ; nCE ; - ; - ; Dedicated Programming Pin ;
; J16 ; DIFFIO_R9n, DEV_OE ; Use as regular IO ; GPIO_1_D[30] ; Dual Purpose Pin ;
; J15 ; DIFFIO_R9p, DEV_CLRn ; Use as regular IO ; reset_btn ; Dual Purpose Pin ;
; H14 ; CONF_DONE ; - ; - ; Dedicated Programming Pin ;
; H13 ; MSEL0 ; - ; - ; Dedicated Programming Pin ;
; H12 ; MSEL1 ; - ; - ; Dedicated Programming Pin ;
; G12 ; MSEL2 ; - ; - ; Dedicated Programming Pin ;
; G12 ; MSEL3 ; - ; - ; Dedicated Programming Pin ;
; F16 ; DIFFIO_R4n, nCEO ; Use as programming pin ; ~ALTERA_nCEO~ ; Dual Purpose Pin ;
; A15 ; DIFFIO_T19n, PADD1 ; Use as regular IO ; LED[0] ; Dual Purpose Pin ;
; A10 ; DIFFIO_T16n, PADD5 ; Use as regular IO ; GPIO_1_D[1] ; Dual Purpose Pin ;
; F8 ; DIFFIO_T10p, DATA3 ; Use as regular IO ; GPIO_1_D[5] ; Dual Purpose Pin ;
; B5 ; DIFFIO_T5p, DATA8 ; Use as regular IO ; GPIO_1_D[3] ; Dual Purpose Pin ;
; B4 ; DIFFIO_T3p, DATA11 ; Use as regular IO ; UART_RX ; Dual Purpose Pin ;
+----------+-----------------------------+--------------------------+-------------------------+---------------------------+
+------------------------------------------------------------+
; I/O Bank Usage ;
+----------+------------------+---------------+--------------+
; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;
+----------+------------------+---------------+--------------+
; 1 ; 8 / 14 ( 57 % ) ; 3.3V ; -- ;
; 2 ; 1 / 16 ( 6 % ) ; 3.3V ; -- ;
; 3 ; 1 / 25 ( 4 % ) ; 1.2V ; 0.6V ;
; 4 ; 14 / 20 ( 70 % ) ; 3.3V ; -- ;
; 5 ; 16 / 18 ( 89 % ) ; 3.3V ; -- ;
; 6 ; 2 / 13 ( 15 % ) ; 3.3V ; -- ;
; 7 ; 5 / 24 ( 21 % ) ; 3.3V ; -- ;
; 8 ; 4 / 24 ( 17 % ) ; 3.3V ; -- ;
+----------+------------------+---------------+--------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; All Package Pins ;
+----------+------------+----------+-----------------------------------------------------------+--------+---------------------+---------+------------+-----------------+----------+--------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ; Bus Hold ; Weak Pull Up ;
+----------+------------+----------+-----------------------------------------------------------+--------+---------------------+---------+------------+-----------------+----------+--------------+
; A1 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; A2 ; 238 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A3 ; 239 ; 8 ; UART_TX ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; A4 ; 236 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A5 ; 232 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A6 ; 225 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A7 ; 220 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A8 ; 211 ; 8 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
; A9 ; 209 ; 7 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
; A10 ; 198 ; 7 ; GPIO_1_D[1] ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; A11 ; 188 ; 7 ; LED[3] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; A12 ; 186 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A13 ; 179 ; 7 ; LED[1] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; A14 ; 181 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A15 ; 191 ; 7 ; LED[0] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; A16 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; B1 ; 5 ; 1 ; LED[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; B2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; B3 ; 242 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B4 ; 237 ; 8 ; UART_RX ; input ; 2.5 V ; ; Column I/O ; Y ; no ; Off ;
; B5 ; 233 ; 8 ; GPIO_1_D[3] ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; B6 ; 226 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B7 ; 221 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B8 ; 212 ; 8 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
; B9 ; 210 ; 7 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
; B10 ; 199 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B11 ; 189 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B12 ; 187 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B13 ; 180 ; 7 ; LED[2] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; B14 ; 182 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; B15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; B16 ; 164 ; 6 ; GPIO_1_D[7] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; C1 ; 7 ; 1 ; ~ALTERA_ASDO_DATA1~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; On ;
; C2 ; 6 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; C3 ; 245 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; C4 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; C5 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; C6 ; 224 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; -- ; -- ;
; C7 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; C8 ; 215 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; C9 ; 200 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; C10 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; C11 ; 190 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; -- ; -- ;
; C12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; C13 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; C14 ; 175 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; C15 ; 174 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; C16 ; 173 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; D1 ; 10 ; 1 ; LED[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; D2 ; 9 ; 1 ; ~ALTERA_FLASH_nCE_nCSO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; On ;
; D3 ; 246 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; D4 ; ; ; VCCD_PLL3 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; D5 ; 241 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; D6 ; 234 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; D7 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; D8 ; 216 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; D9 ; 201 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; D10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; D11 ; 177 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; D12 ; 178 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; D13 ; ; ; VCCD_PLL2 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; D14 ; 176 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; D15 ; 170 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; D16 ; 169 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; E1 ; 26 ; 1 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; E2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; E3 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; E4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; E5 ; ; ; GNDA3 ; gnd ; ; ; -- ; ; -- ; -- ;
; E6 ; 231 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; E7 ; 227 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; E8 ; 218 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; E9 ; 205 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; E10 ; 184 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; E11 ; 183 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; E12 ; ; ; GNDA2 ; gnd ; ; ; -- ; ; -- ; -- ;
; E13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; E14 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; E15 ; 151 ; 6 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; E16 ; 150 ; 6 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; F1 ; 14 ; 1 ; GPIO_1_D[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; F2 ; 13 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; F3 ; 8 ; 1 ; LED[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; F4 ; 11 ; 1 ; ^nSTATUS ; ; ; ; -- ; ; -- ; -- ;
; F5 ; ; -- ; VCCA3 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; F6 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; F7 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; F8 ; 219 ; 8 ; GPIO_1_D[5] ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; F9 ; 197 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; F10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; F11 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; F12 ; ; -- ; VCCA2 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; F13 ; 161 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; F14 ; 167 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; -- ; -- ;
; F15 ; 163 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; F16 ; 162 ; 6 ; ~ALTERA_nCEO~ / RESERVED_OUTPUT_OPEN_DRAIN ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; G1 ; 16 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; G2 ; 15 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; G3 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; G4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; G5 ; 12 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; G6 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; G7 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; G8 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; G9 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; G10 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; G11 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; G12 ; 155 ; 6 ; ^MSEL2 ; ; ; ; -- ; ; -- ; -- ;
; G12 ; 156 ; 6 ; ^MSEL3 ; ; ; ; -- ; ; -- ; -- ;
; G13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; G14 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; G15 ; 160 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; G16 ; 159 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; H1 ; 17 ; 1 ; ~ALTERA_DCLK~ ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; On ;
; H2 ; 18 ; 1 ; ~ALTERA_DATA0~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; On ;
; H3 ; 21 ; 1 ; #TCK ; input ; ; ; -- ; ; -- ; -- ;
; H4 ; 20 ; 1 ; #TDI ; input ; ; ; -- ; ; -- ; -- ;
; H5 ; 19 ; 1 ; ^nCONFIG ; ; ; ; -- ; ; -- ; -- ;
; H6 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; H7 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; H8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; H9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; H10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; H11 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; H12 ; 154 ; 6 ; ^MSEL1 ; ; ; ; -- ; ; -- ; -- ;
; H13 ; 153 ; 6 ; ^MSEL0 ; ; ; ; -- ; ; -- ; -- ;
; H14 ; 152 ; 6 ; ^CONF_DONE ; ; ; ; -- ; ; -- ; -- ;
; H15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; H16 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; J1 ; 30 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; J2 ; 29 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; J3 ; 24 ; 1 ; ^nCE ; ; ; ; -- ; ; -- ; -- ;
; J4 ; 23 ; 1 ; #TDO ; output ; ; ; -- ; ; -- ; -- ;
; J5 ; 22 ; 1 ; #TMS ; input ; ; ; -- ; ; -- ; -- ;
; J6 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; J7 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; J8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; J9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; J10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; J11 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; J12 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; J13 ; 146 ; 5 ; GPIO_1_D[32] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; J14 ; 144 ; 5 ; GPIO_1_D[33] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; J15 ; 143 ; 5 ; reset_btn ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; J16 ; 142 ; 5 ; GPIO_1_D[30] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; K1 ; 37 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; K2 ; 36 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; K3 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; K4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; K5 ; 45 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; K6 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; K7 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; K8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; K9 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; K10 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; K11 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; K12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; K13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; K14 ; ; 5 ; VCCIO5 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; K15 ; 141 ; 5 ; GPIO_1_D[31] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; K16 ; 140 ; 5 ; GPIO_1_D[17] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; L1 ; 39 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; L2 ; 38 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; L3 ; 40 ; 2 ; LED[7] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; L4 ; 46 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; L5 ; ; -- ; VCCA1 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; L6 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; L7 ; 75 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; L8 ; 79 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; L9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; L10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; L11 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; L12 ; ; -- ; VCCA4 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; L13 ; 136 ; 5 ; GPIO_1_D[29] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; L14 ; 134 ; 5 ; GPIO_1_D[26] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; L15 ; 138 ; 5 ; GPIO_1_D[19] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; L16 ; 137 ; 5 ; GPIO_1_D[16] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; M1 ; 28 ; 2 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; M2 ; 27 ; 2 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; M3 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; M4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; M5 ; ; ; GNDA1 ; gnd ; ; ; -- ; ; -- ; -- ;
; M6 ; 64 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; M7 ; 68 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; M8 ; 81 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; M9 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; M10 ; 111 ; 4 ; GPIO_1_D[28] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; M11 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; M12 ; ; ; GNDA4 ; gnd ; ; ; -- ; ; -- ; -- ;
; M13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; M14 ; ; 5 ; VCCIO5 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; M15 ; 149 ; 5 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; M16 ; 148 ; 5 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; N1 ; 44 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; N2 ; 43 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; N3 ; 52 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; N4 ; ; ; VCCD_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; N5 ; 62 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; N6 ; 63 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; N7 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; N8 ; 82 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; N9 ; 93 ; 4 ; GPIO_1_D[14] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; N10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; N11 ; 112 ; 4 ; GPIO_1_D[15] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; N12 ; 117 ; 4 ; GPIO_1_D[12] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; N13 ; ; ; VCCD_PLL4 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; N14 ; 126 ; 5 ; GPIO_1_D[27] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; N15 ; 133 ; 5 ; GPIO_1_D[24] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; N16 ; 132 ; 5 ; GPIO_1_D[23] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; P1 ; 51 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; P2 ; 50 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; P3 ; 53 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; P4 ; ; 3 ; VCCIO3 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; P5 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; P6 ; 67 ; 3 ; VREFB3N0 ; ; ; 0.6V ; Column I/O ; ; -- ; -- ;
; P7 ; ; 3 ; VCCIO3 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; P8 ; 85 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; P9 ; 105 ; 4 ; GPIO_1_D[13] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; P10 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; P11 ; 106 ; 4 ; GPIO_1_D[10] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; P12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; P13 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; P14 ; 119 ; 4 ; GPIO_1_D[25] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; P15 ; 127 ; 5 ; GPIO_1_D[20] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; P16 ; 128 ; 5 ; GPIO_1_D[21] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; R1 ; 49 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; R2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; R3 ; 54 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; R4 ; 60 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; R5 ; 71 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; R6 ; 73 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; R7 ; 76 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; R8 ; 86 ; 3 ; CLOCK_50 ; input ; 1.2-V HSTL Class II ; ; Column I/O ; Y ; no ; Off ;
; R9 ; 88 ; 4 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
; R10 ; 96 ; 4 ; GPIO_1_D[11] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; R11 ; 98 ; 4 ; GPIO_1_D[9] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; R12 ; 100 ; 4 ; GPIO_1_D[6] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; R13 ; 107 ; 4 ; GPIO_1_D[4] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; R14 ; 120 ; 4 ; GPIO_1_D[22] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; R15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; R16 ; 129 ; 5 ; GPIO_1_D[18] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; T1 ; ; 3 ; VCCIO3 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; T2 ; 59 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; T3 ; 55 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; T4 ; 61 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; T5 ; 72 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; T6 ; 74 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; T7 ; 77 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; T8 ; 87 ; 3 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
; T9 ; 89 ; 4 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
; T10 ; 97 ; 4 ; GPIO_1_D[8] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; T11 ; 99 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; T12 ; 101 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; T13 ; 108 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; T14 ; 115 ; 4 ; GPIO_1_D[2] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; T15 ; 116 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; T16 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+----------+------------+----------+-----------------------------------------------------------+--------+---------------------+---------+------------+-----------------+----------+--------------+
Note: Pin directions (input, output or bidir) are based on device operating in user mode.
+-----------------------------------------------------------------------------------------------------------------+
; PLL Summary ;
+-------------------------------+---------------------------------------------------------------------------------+
; Name ; pll_sys:pll_sys_inst|altpll:altpll_component|pll_sys_altpll:auto_generated|pll1 ;
+-------------------------------+---------------------------------------------------------------------------------+
; SDC pin name ; pll_sys_inst|altpll_component|auto_generated|pll1 ;
; PLL mode ; Normal ;
; Compensate clock ; clock0 ;
; Compensated input/output pins ; -- ;
; Switchover type ; -- ;
; Input frequency 0 ; 50.0 MHz ;
; Input frequency 1 ; -- ;
; Nominal PFD frequency ; 50.0 MHz ;
; Nominal VCO frequency ; 900.0 MHz ;
; VCO post scale K counter ; -- ;
; VCO frequency control ; Auto ;
; VCO phase shift step ; 138 ps ;
; VCO multiply ; -- ;
; VCO divide ; -- ;
; Freq min lock ; 33.35 MHz ;
; Freq max lock ; 72.24 MHz ;
; M VCO Tap ; 0 ;
; M Initial ; 1 ;
; M value ; 18 ;
; N value ; 1 ;
; Charge pump current ; setting 1 ;
; Loop filter resistance ; setting 27 ;
; Loop filter capacitance ; setting 0 ;
; Bandwidth ; 1.03 MHz to 1.97 MHz ;
; Bandwidth type ; Medium ;
; Real time reconfigurable ; Off ;
; Scan chain MIF file ; -- ;
; Preserve PLL counter order ; Off ;
; PLL location ; PLL_4 ;
; Inclk0 signal ; CLOCK_50 ;
; Inclk1 signal ; -- ;
; Inclk0 signal type ; Dedicated Pin ;
; Inclk1 signal type ; -- ;
+-------------------------------+---------------------------------------------------------------------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; PLL Usage ;
+---------------------------------------------------------------------------------------------+--------------+------+-----+------------------+-------------+------------------+------------+---------+---------------+--------------+---------------+---------+---------+----------------------------------------------------------+
; Name ; Output Clock ; Mult ; Div ; Output Frequency ; Phase Shift ; Phase Shift Step ; Duty Cycle ; Counter ; Counter Value ; High / Low ; Cascade Input ; Initial ; VCO Tap ; SDC Pin Name ;
+---------------------------------------------------------------------------------------------+--------------+------+-----+------------------+-------------+------------------+------------+---------+---------------+--------------+---------------+---------+---------+----------------------------------------------------------+
; pll_sys:pll_sys_inst|altpll:altpll_component|pll_sys_altpll:auto_generated|wire_pll1_clk[0] ; clock0 ; 2 ; 1 ; 100.0 MHz ; 0 (0 ps) ; 5.00 (138 ps) ; 50/50 ; C0 ; 9 ; 5/4 Odd ; -- ; 1 ; 0 ; pll_sys_inst|altpll_component|auto_generated|pll1|clk[0] ;
; pll_sys:pll_sys_inst|altpll:altpll_component|pll_sys_altpll:auto_generated|wire_pll1_clk[1] ; clock1 ; 9 ; 61 ; 7.38 MHz ; 0 (0 ps) ; 0.37 (138 ps) ; 50/50 ; C2 ; 122 ; 61/61 Even ; -- ; 1 ; 0 ; pll_sys_inst|altpll_component|auto_generated|pll1|clk[1] ;
; pll_sys:pll_sys_inst|altpll:altpll_component|pll_sys_altpll:auto_generated|wire_pll1_clk[2] ; clock2 ; 9 ; 244 ; 1.84 MHz ; 0 (0 ps) ; 0.09 (138 ps) ; 50/50 ; C1 ; 488 ; 244/244 Even ; -- ; 1 ; 0 ; pll_sys_inst|altpll_component|auto_generated|pll1|clk[2] ;
+---------------------------------------------------------------------------------------------+--------------+------+-----+------------------+-------------+------------------+------------+---------+---------------+--------------+---------------+---------+---------+----------------------------------------------------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+----------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+----------------------------------------------------------------------------------------------------------+--------------+
; Compilation Hierarchy Node ; Logic Cells ; Dedicated Logic Registers ; I/O Registers ; Memory Bits ; M9Ks ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name ; Library Name ;
+----------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+----------------------------------------------------------------------------------------------------------+--------------+
; |xoro_top ; 2973 (11) ; 1354 (9) ; 0 (0) ; 330016 ; 51 ; 8 ; 0 ; 4 ; 46 ; 0 ; 1619 (2) ; 230 (0) ; 1124 (10) ; |xoro_top ; work ;
; |AsyncReceiver:uartRx| ; 121 (62) ; 78 (36) ; 0 (0) ; 256 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 43 (25) ; 9 (2) ; 69 (51) ; |xoro_top|AsyncReceiver:uartRx ; work ;
; |Fifo:fifo_1| ; 60 (60) ; 42 (42) ; 0 (0) ; 256 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 18 (18) ; 7 (7) ; 35 (35) ; |xoro_top|AsyncReceiver:uartRx|Fifo:fifo_1 ; work ;
; |altsyncram:mem_rtl_0| ; 0 (0) ; 0 (0) ; 0 (0) ; 256 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |xoro_top|AsyncReceiver:uartRx|Fifo:fifo_1|altsyncram:mem_rtl_0 ; work ;
; |altsyncram_s9c1:auto_generated| ; 0 (0) ; 0 (0) ; 0 (0) ; 256 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |xoro_top|AsyncReceiver:uartRx|Fifo:fifo_1|altsyncram:mem_rtl_0|altsyncram_s9c1:auto_generated ; work ;
; |Memory:mem| ; 214 (194) ; 192 (180) ; 0 (0) ; 327712 ; 48 ; 0 ; 0 ; 0 ; 0 ; 0 ; 22 (14) ; 82 (78) ; 110 (102) ; |xoro_top|Memory:mem ; work ;
; |altsyncram:memory_1_symbol0_rtl_0| ; 5 (0) ; 3 (0) ; 0 (0) ; 81928 ; 12 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (0) ; 1 (0) ; 2 (0) ; |xoro_top|Memory:mem|altsyncram:memory_1_symbol0_rtl_0 ; work ;
; |altsyncram_bdi1:auto_generated| ; 5 (3) ; 3 (3) ; 0 (0) ; 81928 ; 12 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (0) ; 1 (1) ; 2 (2) ; |xoro_top|Memory:mem|altsyncram:memory_1_symbol0_rtl_0|altsyncram_bdi1:auto_generated ; work ;
; |decode_jsa:decode2| ; 2 (2) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; |xoro_top|Memory:mem|altsyncram:memory_1_symbol0_rtl_0|altsyncram_bdi1:auto_generated|decode_jsa:decode2 ; work ;
; |altsyncram:memory_1_symbol1_rtl_0| ; 5 (0) ; 3 (0) ; 0 (0) ; 81928 ; 12 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (0) ; 1 (0) ; 2 (0) ; |xoro_top|Memory:mem|altsyncram:memory_1_symbol1_rtl_0 ; work ;
; |altsyncram_cdi1:auto_generated| ; 5 (3) ; 3 (3) ; 0 (0) ; 81928 ; 12 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (0) ; 1 (1) ; 2 (2) ; |xoro_top|Memory:mem|altsyncram:memory_1_symbol1_rtl_0|altsyncram_cdi1:auto_generated ; work ;
; |decode_jsa:decode2| ; 2 (2) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; |xoro_top|Memory:mem|altsyncram:memory_1_symbol1_rtl_0|altsyncram_cdi1:auto_generated|decode_jsa:decode2 ; work ;
; |altsyncram:memory_1_symbol2_rtl_0| ; 5 (0) ; 3 (0) ; 0 (0) ; 81928 ; 12 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (0) ; 1 (0) ; 2 (0) ; |xoro_top|Memory:mem|altsyncram:memory_1_symbol2_rtl_0 ; work ;
; |altsyncram_ddi1:auto_generated| ; 5 (3) ; 3 (3) ; 0 (0) ; 81928 ; 12 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (0) ; 1 (1) ; 2 (2) ; |xoro_top|Memory:mem|altsyncram:memory_1_symbol2_rtl_0|altsyncram_ddi1:auto_generated ; work ;
; |decode_jsa:decode2| ; 2 (2) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; |xoro_top|Memory:mem|altsyncram:memory_1_symbol2_rtl_0|altsyncram_ddi1:auto_generated|decode_jsa:decode2 ; work ;
; |altsyncram:memory_1_symbol3_rtl_0| ; 5 (0) ; 3 (0) ; 0 (0) ; 81928 ; 12 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (0) ; 1 (0) ; 2 (0) ; |xoro_top|Memory:mem|altsyncram:memory_1_symbol3_rtl_0 ; work ;
; |altsyncram_edi1:auto_generated| ; 5 (3) ; 3 (3) ; 0 (0) ; 81928 ; 12 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (0) ; 1 (1) ; 2 (2) ; |xoro_top|Memory:mem|altsyncram:memory_1_symbol3_rtl_0|altsyncram_edi1:auto_generated ; work ;
; |decode_jsa:decode2| ; 2 (2) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; |xoro_top|Memory:mem|altsyncram:memory_1_symbol3_rtl_0|altsyncram_edi1:auto_generated|decode_jsa:decode2 ; work ;
; |busInterface:busInterface| ; 171 (171) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 109 (109) ; 0 (0) ; 62 (62) ; |xoro_top|busInterface:busInterface ; work ;
; |gpio:gpio| ; 18 (18) ; 17 (17) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 6 (6) ; 11 (11) ; |xoro_top|gpio:gpio ; work ;
; |picorv32:cpu| ; 2234 (1749) ; 800 (533) ; 0 (0) ; 2048 ; 2 ; 8 ; 0 ; 4 ; 0 ; 0 ; 1428 (1210) ; 119 (86) ; 687 (464) ; |xoro_top|picorv32:cpu ; work ;
; |altsyncram:cpuregs_rtl_0| ; 0 (0) ; 0 (0) ; 0 (0) ; 1024 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |xoro_top|picorv32:cpu|altsyncram:cpuregs_rtl_0 ; work ;
; |altsyncram_trd1:auto_generated| ; 0 (0) ; 0 (0) ; 0 (0) ; 1024 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |xoro_top|picorv32:cpu|altsyncram:cpuregs_rtl_0|altsyncram_trd1:auto_generated ; work ;
; |altsyncram:cpuregs_rtl_1| ; 0 (0) ; 0 (0) ; 0 (0) ; 1024 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |xoro_top|picorv32:cpu|altsyncram:cpuregs_rtl_1 ; work ;
; |altsyncram_trd1:auto_generated| ; 0 (0) ; 0 (0) ; 0 (0) ; 1024 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |xoro_top|picorv32:cpu|altsyncram:cpuregs_rtl_1|altsyncram_trd1:auto_generated ; work ;
; |picorv32_pcpi_div:pcpi_div| ; 376 (376) ; 200 (200) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 172 (172) ; 33 (33) ; 171 (171) ; |xoro_top|picorv32:cpu|picorv32_pcpi_div:pcpi_div ; work ;
; |picorv32_pcpi_fast_mul:pcpi_mul| ; 116 (70) ; 67 (67) ; 0 (0) ; 0 ; 0 ; 8 ; 0 ; 4 ; 0 ; 0 ; 46 (0) ; 0 (0) ; 70 (70) ; |xoro_top|picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul ; work ;
; |lpm_mult:Mult0| ; 46 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 8 ; 0 ; 4 ; 0 ; 0 ; 46 (0) ; 0 (0) ; 0 (0) ; |xoro_top|picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|lpm_mult:Mult0 ; work ;
; |mult_86t:auto_generated| ; 46 (46) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 8 ; 0 ; 4 ; 0 ; 0 ; 46 (46) ; 0 (0) ; 0 (0) ; |xoro_top|picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|lpm_mult:Mult0|mult_86t:auto_generated ; work ;
; |pll_sys:pll_sys_inst| ; 0 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |xoro_top|pll_sys:pll_sys_inst ; work ;
; |altpll:altpll_component| ; 0 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |xoro_top|pll_sys:pll_sys_inst|altpll:altpll_component ; work ;
; |pll_sys_altpll:auto_generated| ; 0 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |xoro_top|pll_sys:pll_sys_inst|altpll:altpll_component|pll_sys_altpll:auto_generated ; work ;
; |prng:prng| ; 198 (35) ; 193 (34) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 5 (1) ; 5 (1) ; 188 (33) ; |xoro_top|prng:prng ; work ;
; |xoroshiro128plus:prng| ; 163 (163) ; 159 (159) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 4 (4) ; 4 (4) ; 155 (155) ; |xoro_top|prng:prng|xoroshiro128plus:prng ; work ;
; |timer:timer| ; 34 (34) ; 33 (33) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 1 (1) ; 32 (32) ; |xoro_top|timer:timer ; work ;
; |uartTx:uartTx| ; 40 (34) ; 32 (26) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 8 (8) ; 8 (8) ; 24 (18) ; |xoro_top|uartTx:uartTx ; work ;
; |BaudRateGenerator:baudRateGenerator| ; 6 (4) ; 6 (4) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 6 (4) ; |xoro_top|uartTx:uartTx|BaudRateGenerator:baudRateGenerator ; work ;
; |EdgeDetect:baudClockEdgeDetect| ; 1 (1) ; 1 (1) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |xoro_top|uartTx:uartTx|BaudRateGenerator:baudRateGenerator|EdgeDetect:baudClockEdgeDetect ; work ;
; |EdgeDetect:bitClockEdgeDetect| ; 1 (1) ; 1 (1) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |xoro_top|uartTx:uartTx|BaudRateGenerator:baudRateGenerator|EdgeDetect:bitClockEdgeDetect ; work ;
+----------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+----------------------------------------------------------------------------------------------------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+----------------------------------------------------------------------------------------------+
; Delay Chain Summary ;
+--------------+----------+---------------+---------------+-----------------------+-----+------+
; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ; TCOE ;
+--------------+----------+---------------+---------------+-----------------------+-----+------+
; reset_btn ; Input ; -- ; -- ; -- ; -- ; -- ;
; LED[0] ; Output ; -- ; -- ; -- ; -- ; -- ;
; LED[1] ; Output ; -- ; -- ; -- ; -- ; -- ;
; LED[2] ; Output ; -- ; -- ; -- ; -- ; -- ;
; LED[3] ; Output ; -- ; -- ; -- ; -- ; -- ;
; LED[4] ; Output ; -- ; -- ; -- ; -- ; -- ;
; LED[5] ; Output ; -- ; -- ; -- ; -- ; -- ;
; LED[6] ; Output ; -- ; -- ; -- ; -- ; -- ;
; LED[7] ; Output ; -- ; -- ; -- ; -- ; -- ;
; UART_TX ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[0] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[1] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[2] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[3] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[4] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[5] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[6] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[7] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[8] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[9] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[10] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[11] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[12] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[13] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[14] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[15] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[16] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[17] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[18] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[19] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[20] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[21] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[22] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[23] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[24] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[25] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[26] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[27] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[28] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[29] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[30] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[31] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[32] ; Output ; -- ; -- ; -- ; -- ; -- ;
; GPIO_1_D[33] ; Output ; -- ; -- ; -- ; -- ; -- ;
; UART_RX ; Input ; -- ; (6) 1314 ps ; -- ; -- ; -- ;
; CLOCK_50 ; Input ; -- ; -- ; -- ; -- ; -- ;
+--------------+----------+---------------+---------------+-----------------------+-----+------+
+-------------------------------------------------------------------+
; Pad To Core Delay Chain Fanout ;
+-------------------------------------+-------------------+---------+
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
+-------------------------------------+-------------------+---------+
; reset_btn ; ; ;
; UART_RX ; ; ;
; - AsyncReceiver:uartRx|rxSync1 ; 1 ; 6 ;
; - GPIO_1_D[31]~output ; 1 ; 6 ;
; CLOCK_50 ; ; ;
+-------------------------------------+-------------------+---------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Control Signals ;
+-----------------------------------------------------------------------------------------------------------+--------------------+---------+----------------------------+--------+----------------------+------------------+---------------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+-----------------------------------------------------------------------------------------------------------+--------------------+---------+----------------------------+--------+----------------------+------------------+---------------------------+
; AsyncReceiver:uartRx|Fifo:fifo_1|head[3]~0 ; LCCOMB_X34_Y9_N14 ; 5 ; Clock enable ; no ; -- ; -- ; -- ;
; AsyncReceiver:uartRx|Fifo:fifo_1|mem~14 ; LCCOMB_X32_Y9_N14 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; AsyncReceiver:uartRx|_zz_6~0 ; LCCOMB_X34_Y9_N20 ; 7 ; Write enable ; no ; -- ; -- ; -- ;
; CLOCK_50 ; PIN_R8 ; 1 ; Clock ; no ; -- ; -- ; -- ;
; Memory:mem|altsyncram:memory_1_symbol0_rtl_0|altsyncram_bdi1:auto_generated|_~0 ; LCCOMB_X23_Y19_N28 ; 12 ; Clock enable ; no ; -- ; -- ; -- ;
; Memory:mem|altsyncram:memory_1_symbol0_rtl_0|altsyncram_bdi1:auto_generated|decode_jsa:decode2|eq_node[0] ; LCCOMB_X25_Y13_N2 ; 8 ; Clock enable, Write enable ; no ; -- ; -- ; -- ;
; Memory:mem|altsyncram:memory_1_symbol0_rtl_0|altsyncram_bdi1:auto_generated|decode_jsa:decode2|eq_node[1] ; LCCOMB_X25_Y13_N24 ; 4 ; Clock enable, Write enable ; no ; -- ; -- ; -- ;
; Memory:mem|altsyncram:memory_1_symbol1_rtl_0|altsyncram_cdi1:auto_generated|_~0 ; LCCOMB_X25_Y17_N14 ; 12 ; Clock enable ; no ; -- ; -- ; -- ;
; Memory:mem|altsyncram:memory_1_symbol1_rtl_0|altsyncram_cdi1:auto_generated|decode_jsa:decode2|eq_node[0] ; LCCOMB_X25_Y13_N16 ; 8 ; Clock enable, Write enable ; no ; -- ; -- ; -- ;
; Memory:mem|altsyncram:memory_1_symbol1_rtl_0|altsyncram_cdi1:auto_generated|decode_jsa:decode2|eq_node[1] ; LCCOMB_X25_Y13_N6 ; 4 ; Clock enable, Write enable ; no ; -- ; -- ; -- ;
; Memory:mem|altsyncram:memory_1_symbol2_rtl_0|altsyncram_ddi1:auto_generated|_~0 ; LCCOMB_X21_Y12_N12 ; 12 ; Clock enable ; no ; -- ; -- ; -- ;
; Memory:mem|altsyncram:memory_1_symbol2_rtl_0|altsyncram_ddi1:auto_generated|decode_jsa:decode2|eq_node[0] ; LCCOMB_X25_Y13_N20 ; 8 ; Clock enable, Write enable ; no ; -- ; -- ; -- ;
; Memory:mem|altsyncram:memory_1_symbol2_rtl_0|altsyncram_ddi1:auto_generated|decode_jsa:decode2|eq_node[1] ; LCCOMB_X25_Y13_N14 ; 4 ; Clock enable, Write enable ; no ; -- ; -- ; -- ;
; Memory:mem|altsyncram:memory_1_symbol3_rtl_0|altsyncram_edi1:auto_generated|_~0 ; LCCOMB_X25_Y24_N12 ; 12 ; Clock enable ; no ; -- ; -- ; -- ;
; Memory:mem|altsyncram:memory_1_symbol3_rtl_0|altsyncram_edi1:auto_generated|decode_jsa:decode2|eq_node[0] ; LCCOMB_X25_Y13_N26 ; 8 ; Clock enable, Write enable ; no ; -- ; -- ; -- ;
; Memory:mem|altsyncram:memory_1_symbol3_rtl_0|altsyncram_edi1:auto_generated|decode_jsa:decode2|eq_node[1] ; LCCOMB_X25_Y19_N12 ; 4 ; Clock enable, Write enable ; no ; -- ; -- ; -- ;
; gpio:gpio|gpio[0]~1 ; LCCOMB_X25_Y12_N16 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; picorv32:cpu|Selector61~0 ; LCCOMB_X31_Y17_N30 ; 26 ; Sync. load ; no ; -- ; -- ; -- ;
; picorv32:cpu|always16~1 ; LCCOMB_X32_Y18_N12 ; 4 ; Write enable ; no ; -- ; -- ; -- ;
; picorv32:cpu|always5~1 ; LCCOMB_X24_Y16_N22 ; 26 ; Sync. load ; no ; -- ; -- ; -- ;
; picorv32:cpu|always9~0 ; LCCOMB_X28_Y18_N8 ; 63 ; Clock enable ; no ; -- ; -- ; -- ;
; picorv32:cpu|always9~1 ; LCCOMB_X28_Y17_N0 ; 47 ; Clock enable ; no ; -- ; -- ; -- ;
; picorv32:cpu|cpu_state.cpu_state_ldmem ; FF_X28_Y15_N15 ; 41 ; Sync. load ; no ; -- ; -- ; -- ;
; picorv32:cpu|instr_sltiu~0 ; LCCOMB_X28_Y20_N14 ; 23 ; Clock enable ; no ; -- ; -- ; -- ;
; picorv32:cpu|latched_rd[4]~0 ; LCCOMB_X27_Y16_N6 ; 5 ; Clock enable ; no ; -- ; -- ; -- ;
; picorv32:cpu|mem_addr[2]~16 ; LCCOMB_X28_Y16_N14 ; 150 ; Clock enable ; no ; -- ; -- ; -- ;
; picorv32:cpu|mem_wdata[0]~2 ; LCCOMB_X28_Y16_N4 ; 32 ; Clock enable ; no ; -- ; -- ; -- ;
; picorv32:cpu|mem_wordsize.10 ; FF_X25_Y16_N25 ; 23 ; Sync. load ; no ; -- ; -- ; -- ;
; picorv32:cpu|mem_wordsize~10 ; LCCOMB_X29_Y16_N16 ; 3 ; Clock enable ; no ; -- ; -- ; -- ;
; picorv32:cpu|mem_wstrb[0]~4 ; LCCOMB_X29_Y17_N24 ; 4 ; Clock enable ; no ; -- ; -- ; -- ;
; picorv32:cpu|picorv32_pcpi_div:pcpi_div|dividend[0]~47 ; LCCOMB_X39_Y11_N22 ; 32 ; Clock enable ; no ; -- ; -- ; -- ;
; picorv32:cpu|picorv32_pcpi_div:pcpi_div|outsign ; FF_X24_Y12_N23 ; 33 ; Sync. load ; no ; -- ; -- ; -- ;
; picorv32:cpu|picorv32_pcpi_div:pcpi_div|quotient_msk[4]~33 ; LCCOMB_X40_Y8_N14 ; 95 ; Clock enable ; no ; -- ; -- ; -- ;
; picorv32:cpu|picorv32_pcpi_div:pcpi_div|start ; LCCOMB_X39_Y10_N22 ; 100 ; Sync. clear, Sync. load ; no ; -- ; -- ; -- ;
; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|always2~0 ; LCCOMB_X36_Y12_N30 ; 5 ; Clock enable ; no ; -- ; -- ; -- ;
; picorv32:cpu|reg_op1[1]~6 ; LCCOMB_X28_Y17_N4 ; 30 ; Clock enable ; no ; -- ; -- ; -- ;
; picorv32:cpu|reg_op2[25]~35 ; LCCOMB_X37_Y17_N14 ; 32 ; Clock enable ; no ; -- ; -- ; -- ;
; picorv32:cpu|reg_op2[28]~34 ; LCCOMB_X28_Y16_N24 ; 33 ; Sync. load ; no ; -- ; -- ; -- ;
; picorv32:cpu|reg_op2[28]~36 ; LCCOMB_X35_Y17_N28 ; 27 ; Sync. clear ; no ; -- ; -- ; -- ;
; picorv32:cpu|reg_pc[22]~0 ; LCCOMB_X30_Y21_N4 ; 61 ; Clock enable ; no ; -- ; -- ; -- ;
; pll_sys:pll_sys_inst|altpll:altpll_component|pll_sys_altpll:auto_generated|wire_pll1_clk[0] ; PLL_4 ; 1250 ; Clock ; yes ; Global Clock ; GCLK18 ; -- ;
; prng:prng|prng_clk ; FF_X27_Y17_N5 ; 159 ; Clock ; yes ; Global Clock ; GCLK11 ; -- ;
; resetn ; FF_X27_Y9_N17 ; 225 ; Clock enable, Sync. clear ; no ; -- ; -- ; -- ;
; resetn ; FF_X27_Y9_N17 ; 242 ; Async. clear ; yes ; Global Clock ; GCLK8 ; -- ;
; uartTx:uartTx|BaudRateGenerator:baudRateGenerator|EdgeDetect:baudClockEdgeDetect|io_q ; LCCOMB_X27_Y10_N4 ; 4 ; Clock enable ; no ; -- ; -- ; -- ;
; uartTx:uartTx|BaudRateGenerator:baudRateGenerator|EdgeDetect:bitClockEdgeDetect|io_q ; LCCOMB_X27_Y10_N16 ; 6 ; Clock enable ; no ; -- ; -- ; -- ;
; uartTx:uartTx|bitCount[3]~1 ; LCCOMB_X26_Y10_N26 ; 11 ; Clock enable ; no ; -- ; -- ; -- ;
; uartTx:uartTx|buffer[0]~0 ; LCCOMB_X25_Y10_N2 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
+-----------------------------------------------------------------------------------------------------------+--------------------+---------+----------------------------+--------+----------------------+------------------+---------------------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals ;
+---------------------------------------------------------------------------------------------+---------------+---------+--------------------------------------+----------------------+------------------+---------------------------+
; Name ; Location ; Fan-Out ; Fan-Out Using Intentional Clock Skew ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+---------------------------------------------------------------------------------------------+---------------+---------+--------------------------------------+----------------------+------------------+---------------------------+
; pll_sys:pll_sys_inst|altpll:altpll_component|pll_sys_altpll:auto_generated|wire_pll1_clk[0] ; PLL_4 ; 1250 ; 94 ; Global Clock ; GCLK18 ; -- ;
; pll_sys:pll_sys_inst|altpll:altpll_component|pll_sys_altpll:auto_generated|wire_pll1_clk[1] ; PLL_4 ; 1 ; 0 ; Global Clock ; GCLK17 ; -- ;
; pll_sys:pll_sys_inst|altpll:altpll_component|pll_sys_altpll:auto_generated|wire_pll1_clk[2] ; PLL_4 ; 2 ; 0 ; Global Clock ; GCLK19 ; -- ;
; prng:prng|prng_clk ; FF_X27_Y17_N5 ; 159 ; 0 ; Global Clock ; GCLK11 ; -- ;
; resetn ; FF_X27_Y9_N17 ; 242 ; 0 ; Global Clock ; GCLK8 ; -- ;
+---------------------------------------------------------------------------------------------+---------------+---------+--------------------------------------+----------------------+------------------+---------------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter RAM Summary ;
+-------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+-------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+--------------------------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+----------------------+------------------------+------------------------+---------------+
; Name ; Type ; Mode ; Clock Mode ; Port A Depth ; Port A Width ; Port B Depth ; Port B Width ; Port A Input Registers ; Port A Output Registers ; Port B Input Registers ; Port B Output Registers ; Size ; Implementation Port A Depth ; Implementation Port A Width ; Implementation Port B Depth ; Implementation Port B Width ; Implementation Bits ; M9Ks ; MIF ; Location ; Mixed Width RDW Mode ; Port A RDW Mode ; Port B RDW Mode ; Fits in MLABs ;
+-------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+-------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+--------------------------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+----------------------+------------------------+------------------------+---------------+
; AsyncReceiver:uartRx|Fifo:fifo_1|altsyncram:mem_rtl_0|altsyncram_s9c1:auto_generated|ALTSYNCRAM ; AUTO ; Simple Dual Port ; Single Clock ; 32 ; 8 ; 32 ; 8 ; yes ; no ; yes ; no ; 256 ; 32 ; 8 ; 32 ; 8 ; 256 ; 1 ; None ; M9K_X33_Y9_N0 ; Don't care ; New data with NBE Read ; New data with NBE Read ; No - Unknown ;
; Memory:mem|altsyncram:memory_1_symbol0_rtl_0|altsyncram_bdi1:auto_generated|ALTSYNCRAM ; AUTO ; Simple Dual Port ; Dual Clocks ; 10241 ; 8 ; 10241 ; 8 ; yes ; no ; yes ; no ; 81928 ; 10241 ; 8 ; 10241 ; 8 ; 81928 ; 12 ; db/xoro.ram0_Memory_a0c6519c.hdl.mif ; M9K_X22_Y19_N0, M9K_X22_Y15_N0, M9K_X22_Y21_N0, M9K_X22_Y16_N0, M9K_X22_Y23_N0, M9K_X22_Y17_N0, M9K_X22_Y8_N0, M9K_X22_Y11_N0, M9K_X22_Y20_N0, M9K_X22_Y13_N0, M9K_X22_Y10_N0, M9K_X22_Y9_N0 ; Don't care ; New data with NBE Read ; New data with NBE Read ; No - Unknown ;
; Memory:mem|altsyncram:memory_1_symbol1_rtl_0|altsyncram_cdi1:auto_generated|ALTSYNCRAM ; AUTO ; Simple Dual Port ; Dual Clocks ; 10241 ; 8 ; 10241 ; 8 ; yes ; no ; yes ; no ; 81928 ; 10241 ; 8 ; 10241 ; 8 ; 81928 ; 12 ; db/xoro.ram1_Memory_a0c6519c.hdl.mif ; M9K_X22_Y18_N0, M9K_X22_Y14_N0, M9K_X33_Y14_N0, M9K_X33_Y15_N0, M9K_X33_Y20_N0, M9K_X33_Y18_N0, M9K_X22_Y22_N0, M9K_X33_Y11_N0, M9K_X33_Y22_N0, M9K_X33_Y16_N0, M9K_X33_Y13_N0, M9K_X33_Y21_N0 ; Don't care ; New data with NBE Read ; New data with NBE Read ; No - Unknown ;
; Memory:mem|altsyncram:memory_1_symbol2_rtl_0|altsyncram_ddi1:auto_generated|ALTSYNCRAM ; AUTO ; Simple Dual Port ; Dual Clocks ; 10241 ; 8 ; 10241 ; 8 ; yes ; no ; yes ; no ; 81928 ; 10241 ; 8 ; 10241 ; 8 ; 81928 ; 12 ; db/xoro.ram2_Memory_a0c6519c.hdl.mif ; M9K_X33_Y6_N0, M9K_X33_Y8_N0, M9K_X33_Y7_N0, M9K_X33_Y12_N0, M9K_X22_Y12_N0, M9K_X33_Y10_N0, M9K_X33_Y4_N0, M9K_X22_Y6_N0, M9K_X33_Y5_N0, M9K_X22_Y5_N0, M9K_X22_Y4_N0, M9K_X22_Y7_N0 ; Don't care ; New data with NBE Read ; New data with NBE Read ; No - Unknown ;
; Memory:mem|altsyncram:memory_1_symbol3_rtl_0|altsyncram_edi1:auto_generated|ALTSYNCRAM ; AUTO ; Simple Dual Port ; Dual Clocks ; 10241 ; 8 ; 10241 ; 8 ; yes ; no ; yes ; no ; 81928 ; 10241 ; 8 ; 10241 ; 8 ; 81928 ; 12 ; db/xoro.ram3_Memory_a0c6519c.hdl.mif ; M9K_X33_Y28_N0, M9K_X22_Y26_N0, M9K_X22_Y29_N0, M9K_X22_Y25_N0, M9K_X33_Y23_N0, M9K_X22_Y27_N0, M9K_X33_Y27_N0, M9K_X33_Y25_N0, M9K_X33_Y24_N0, M9K_X33_Y26_N0, M9K_X22_Y24_N0, M9K_X22_Y28_N0 ; Don't care ; New data with NBE Read ; New data with NBE Read ; No - Unknown ;
; picorv32:cpu|altsyncram:cpuregs_rtl_0|altsyncram_trd1:auto_generated|ALTSYNCRAM ; AUTO ; Simple Dual Port ; Single Clock ; 32 ; 32 ; 32 ; 32 ; yes ; no ; yes ; no ; 1024 ; 32 ; 32 ; 32 ; 32 ; 1024 ; 1 ; None ; M9K_X33_Y19_N0 ; Don't care ; New data with NBE Read ; New data with NBE Read ; No - Unknown ;
; picorv32:cpu|altsyncram:cpuregs_rtl_1|altsyncram_trd1:auto_generated|ALTSYNCRAM ; AUTO ; Simple Dual Port ; Single Clock ; 32 ; 32 ; 32 ; 32 ; yes ; no ; yes ; no ; 1024 ; 32 ; 32 ; 32 ; 32 ; 1024 ; 1 ; None ; M9K_X33_Y17_N0 ; Don't care ; New data with NBE Read ; New data with NBE Read ; No - Unknown ;
+-------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+-------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+--------------------------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+----------------------+------------------------+------------------------+---------------+
Note: Fitter may spread logical memories into multiple blocks to improve timing. The actual required RAM blocks can be found in the Fitter Resource Usage section.
RAM content values are presented in the following format: (Binary) (Octal) (Decimal) (Hexadecimal)
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; |xoro_top|Memory:mem|altsyncram:memory_1_symbol3_rtl_0|altsyncram_edi1:auto_generated|ALTSYNCRAM ;
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Addr ; +0 ; +1 ; +2 ; +3 ; +4 ; +5 ; +6 ; +7 ;
+----------+------------------------------+------------------------------+------------------------------+------------------------------+------------------------------+------------------------------+------------------------------+------------------------------+
;0;(01001000) (110) (72) (48) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00100000) (40) (32) (20) ;(00100000) (40) (32) (20) ;(00100000) (40) (32) (20) ;(00100000) (40) (32) (20) ;
;8;(00100000) (40) (32) (20) ;(00100000) (40) (32) (20) ;(00100000) (40) (32) (20) ;(00100000) (40) (32) (20) ;(00100010) (42) (34) (22) ;(00100010) (42) (34) (22) ;(00100010) (42) (34) (22) ;(00100010) (42) (34) (22) ;
;16;(00100010) (42) (34) (22) ;(00100010) (42) (34) (22) ;(00100010) (42) (34) (22) ;(00100010) (42) (34) (22) ;(00100101) (45) (37) (25) ;(00100101) (45) (37) (25) ;(00100101) (45) (37) (25) ;(00100101) (45) (37) (25) ;
;24;(00100101) (45) (37) (25) ;(00100101) (45) (37) (25) ;(00100101) (45) (37) (25) ;(00100101) (45) (37) (25) ;(00100111) (47) (39) (27) ;(00100111) (47) (39) (27) ;(00100111) (47) (39) (27) ;(00100111) (47) (39) (27) ;
;32;(00100111) (47) (39) (27) ;(00100111) (47) (39) (27) ;(00100111) (47) (39) (27) ;(00100111) (47) (39) (27) ;(01001000) (110) (72) (48) ;(00100000) (40) (32) (20) ;(00000000) (0) (0) (00) ;(01100011) (143) (99) (63) ;
;40;(00100000) (40) (32) (20) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00100000) (40) (32) (20) ;(00100000) (40) (32) (20) ;(00100000) (40) (32) (20) ;(00100001) (41) (33) (21) ;(00100001) (41) (33) (21) ;
;48;(00100001) (41) (33) (21) ;(00100001) (41) (33) (21) ;(00100010) (42) (34) (22) ;(00100010) (42) (34) (22) ;(00100010) (42) (34) (22) ;(00100010) (42) (34) (22) ;(00100011) (43) (35) (23) ;(00100011) (43) (35) (23) ;
;56;(00100011) (43) (35) (23) ;(00100011) (43) (35) (23) ;(00100100) (44) (36) (24) ;(00100100) (44) (36) (24) ;(00100100) (44) (36) (24) ;(00100100) (44) (36) (24) ;(00100101) (45) (37) (25) ;(00100101) (45) (37) (25) ;
;64;(00100101) (45) (37) (25) ;(00100101) (45) (37) (25) ;(00100110) (46) (38) (26) ;(00100110) (46) (38) (26) ;(00100110) (46) (38) (26) ;(00100110) (46) (38) (26) ;(00100111) (47) (39) (27) ;(00100111) (47) (39) (27) ;
;72;(00100111) (47) (39) (27) ;(00100111) (47) (39) (27) ;(00000100) (4) (4) (04) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;80;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;88;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;96;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;104;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;112;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;120;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;128;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;136;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;144;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;152;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;160;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;168;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;176;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;184;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;192;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;200;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;208;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;216;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;224;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;232;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
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;9968;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;9976;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;9984;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;9992;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;10000;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;10008;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;10016;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;10024;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;10032;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;10040;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;10048;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;10056;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;10064;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;10072;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;10080;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;10088;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;10096;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;10104;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;10112;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;10120;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;10128;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;10136;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;10144;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;10152;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;10160;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;10168;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;10176;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;10184;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;10192;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;10200;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;10208;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;10216;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;10224;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;10232;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;(00000000) (0) (0) (00) ;
;10240;(00000000) (0) (0) (00) ;
+-----------------------------------------------------------------------------------------------+
; Fitter DSP Block Usage Summary ;
+---------------------------------------+-------------+---------------------+-------------------+
; Statistic ; Number Used ; Available per Block ; Maximum Available ;
+---------------------------------------+-------------+---------------------+-------------------+
; Simple Multipliers (9-bit) ; 0 ; 2 ; 132 ;
; Simple Multipliers (18-bit) ; 4 ; 1 ; 66 ;
; Embedded Multiplier Blocks ; 4 ; -- ; 66 ;
; Embedded Multiplier 9-bit elements ; 8 ; 2 ; 132 ;
; Signed Embedded Multipliers ; 1 ; -- ; -- ;
; Unsigned Embedded Multipliers ; 1 ; -- ; -- ;
; Mixed Sign Embedded Multipliers ; 2 ; -- ; -- ;
; Variable Sign Embedded Multipliers ; 0 ; -- ; -- ;
; Dedicated Input Shift Register Chains ; 0 ; -- ; -- ;
+---------------------------------------+-------------+---------------------+-------------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; DSP Block Details ;
+--------------------------------------------------------------------------------------------------+----------------------------+--------------------+---------------------+--------------------------------+-----------------------+-----------------------+-------------------+-----------------+
; Name ; Mode ; Location ; Sign Representation ; Has Input Shift Register Chain ; Data A Input Register ; Data B Input Register ; Pipeline Register ; Output Register ;
+--------------------------------------------------------------------------------------------------+----------------------------+--------------------+---------------------+--------------------------------+-----------------------+-----------------------+-------------------+-----------------+
; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|lpm_mult:Mult0|mult_86t:auto_generated|mac_out6 ; Simple Multiplier (18-bit) ; DSPOUT_X42_Y13_N2 ; ; No ; ; ; ; no ;
; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|lpm_mult:Mult0|mult_86t:auto_generated|mac_mult5 ; ; DSPMULT_X42_Y13_N0 ; Mixed ; ; yes ; yes ; no ; ;
; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|lpm_mult:Mult0|mult_86t:auto_generated|mac_out8 ; Simple Multiplier (18-bit) ; DSPOUT_X42_Y11_N2 ; ; No ; ; ; ; no ;
; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|lpm_mult:Mult0|mult_86t:auto_generated|mac_mult7 ; ; DSPMULT_X42_Y11_N0 ; Signed ; ; yes ; yes ; no ; ;
; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|lpm_mult:Mult0|mult_86t:auto_generated|mac_out4 ; Simple Multiplier (18-bit) ; DSPOUT_X42_Y12_N2 ; ; No ; ; ; ; no ;
; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|lpm_mult:Mult0|mult_86t:auto_generated|mac_mult3 ; ; DSPMULT_X42_Y12_N0 ; Mixed ; ; yes ; yes ; no ; ;
; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|lpm_mult:Mult0|mult_86t:auto_generated|w589w[0] ; Simple Multiplier (18-bit) ; DSPOUT_X42_Y16_N2 ; ; No ; ; ; ; no ;
; picorv32:cpu|picorv32_pcpi_fast_mul:pcpi_mul|lpm_mult:Mult0|mult_86t:auto_generated|mac_mult1 ; ; DSPMULT_X42_Y16_N0 ; Unsigned ; ; yes ; yes ; no ; ;
+--------------------------------------------------------------------------------------------------+----------------------------+--------------------+---------------------+--------------------------------+-----------------------+-----------------------+-------------------+-----------------+
+------------------------------------------------+
; Routing Usage Summary ;
+-----------------------+------------------------+
; Routing Resource Type ; Usage ;
+-----------------------+------------------------+
; Block interconnects ; 6,023 / 71,559 ( 8 % ) ;
; C16 interconnects ; 66 / 2,597 ( 3 % ) ;
; C4 interconnects ; 3,239 / 46,848 ( 7 % ) ;
; Direct links ; 549 / 71,559 ( < 1 % ) ;
; Global clocks ; 5 / 20 ( 25 % ) ;
; Local interconnects ; 1,406 / 24,624 ( 6 % ) ;
; R24 interconnects ; 112 / 2,496 ( 4 % ) ;
; R4 interconnects ; 3,888 / 62,424 ( 6 % ) ;
+-----------------------+------------------------+
+-----------------------------------------------------------------------------+
; LAB Logic Elements ;
+---------------------------------------------+-------------------------------+
; Number of Logic Elements (Average = 13.76) ; Number of LABs (Total = 216) ;
+---------------------------------------------+-------------------------------+
; 1 ; 8 ;
; 2 ; 4 ;
; 3 ; 4 ;
; 4 ; 3 ;
; 5 ; 2 ;
; 6 ; 0 ;
; 7 ; 2 ;
; 8 ; 0 ;
; 9 ; 3 ;
; 10 ; 3 ;
; 11 ; 5 ;
; 12 ; 5 ;
; 13 ; 14 ;
; 14 ; 13 ;
; 15 ; 27 ;
; 16 ; 123 ;
+---------------------------------------------+-------------------------------+
+--------------------------------------------------------------------+
; LAB-wide Signals ;
+------------------------------------+-------------------------------+
; LAB-wide Signals (Average = 1.43) ; Number of LABs (Total = 216) ;
+------------------------------------+-------------------------------+
; 1 Async. clear ; 25 ;
; 1 Clock ; 167 ;
; 1 Clock enable ; 71 ;
; 1 Sync. clear ; 18 ;
; 1 Sync. load ; 19 ;
; 2 Clock enables ; 9 ;
+------------------------------------+-------------------------------+
+------------------------------------------------------------------------------+
; LAB Signals Sourced ;
+----------------------------------------------+-------------------------------+
; Number of Signals Sourced (Average = 19.40) ; Number of LABs (Total = 216) ;
+----------------------------------------------+-------------------------------+
; 0 ; 3 ;
; 1 ; 5 ;
; 2 ; 8 ;
; 3 ; 1 ;
; 4 ; 3 ;
; 5 ; 2 ;
; 6 ; 2 ;
; 7 ; 1 ;
; 8 ; 1 ;
; 9 ; 0 ;
; 10 ; 2 ;
; 11 ; 1 ;
; 12 ; 2 ;
; 13 ; 4 ;
; 14 ; 4 ;
; 15 ; 13 ;
; 16 ; 26 ;
; 17 ; 11 ;
; 18 ; 11 ;
; 19 ; 10 ;
; 20 ; 6 ;
; 21 ; 7 ;
; 22 ; 8 ;
; 23 ; 14 ;
; 24 ; 11 ;
; 25 ; 6 ;
; 26 ; 7 ;
; 27 ; 7 ;
; 28 ; 8 ;
; 29 ; 4 ;
; 30 ; 4 ;
; 31 ; 9 ;
; 32 ; 15 ;
+----------------------------------------------+-------------------------------+
+---------------------------------------------------------------------------------+
; LAB Signals Sourced Out ;
+-------------------------------------------------+-------------------------------+
; Number of Signals Sourced Out (Average = 9.10) ; Number of LABs (Total = 216) ;
+-------------------------------------------------+-------------------------------+
; 0 ; 3 ;
; 1 ; 14 ;
; 2 ; 10 ;
; 3 ; 7 ;
; 4 ; 13 ;
; 5 ; 11 ;
; 6 ; 11 ;
; 7 ; 13 ;
; 8 ; 13 ;
; 9 ; 24 ;
; 10 ; 7 ;
; 11 ; 13 ;
; 12 ; 16 ;
; 13 ; 10 ;
; 14 ; 10 ;
; 15 ; 13 ;
; 16 ; 25 ;
; 17 ; 0 ;
; 18 ; 1 ;
; 19 ; 2 ;
+-------------------------------------------------+-------------------------------+
+------------------------------------------------------------------------------+
; LAB Distinct Inputs ;
+----------------------------------------------+-------------------------------+
; Number of Distinct Inputs (Average = 19.72) ; Number of LABs (Total = 216) ;
+----------------------------------------------+-------------------------------+
; 0 ; 0 ;
; 1 ; 1 ;
; 2 ; 3 ;
; 3 ; 5 ;
; 4 ; 4 ;
; 5 ; 3 ;
; 6 ; 7 ;
; 7 ; 2 ;
; 8 ; 3 ;
; 9 ; 5 ;
; 10 ; 8 ;
; 11 ; 7 ;
; 12 ; 6 ;
; 13 ; 8 ;
; 14 ; 6 ;
; 15 ; 4 ;
; 16 ; 6 ;
; 17 ; 9 ;
; 18 ; 11 ;
; 19 ; 5 ;
; 20 ; 7 ;
; 21 ; 14 ;
; 22 ; 5 ;
; 23 ; 13 ;
; 24 ; 7 ;
; 25 ; 10 ;
; 26 ; 4 ;
; 27 ; 1 ;
; 28 ; 1 ;
; 29 ; 8 ;
; 30 ; 4 ;
; 31 ; 4 ;
; 32 ; 9 ;
; 33 ; 12 ;
; 34 ; 8 ;
; 35 ; 5 ;
; 36 ; 1 ;
+----------------------------------------------+-------------------------------+
+------------------------------------------+
; I/O Rules Summary ;
+----------------------------------+-------+
; I/O Rules Statistic ; Total ;
+----------------------------------+-------+
; Total I/O Rules ; 30 ;
; Number of I/O Rules Passed ; 11 ;
; Number of I/O Rules Failed ; 0 ;
; Number of I/O Rules Unchecked ; 0 ;
; Number of I/O Rules Inapplicable ; 19 ;
+----------------------------------+-------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; I/O Rules Details ;
+--------------+-----------+-----------------------------------+------------------------------------------------------------------------------------------------------+----------+--------------------------------------------------------------------------+------+-------------------+
; Status ; ID ; Category ; Rule Description ; Severity ; Information ; Area ; Extra Information ;
+--------------+-----------+-----------------------------------+------------------------------------------------------------------------------------------------------+----------+--------------------------------------------------------------------------+------+-------------------+
; Pass ; IO_000001 ; Capacity Checks ; Number of pins in an I/O bank should not exceed the number of locations available. ; Critical ; 0 such failures found. ; I/O ; ;
; Inapplicable ; IO_000002 ; Capacity Checks ; Number of clocks in an I/O bank should not exceed the number of clocks available. ; Critical ; No Global Signal assignments found. ; I/O ; ;
; Pass ; IO_000003 ; Capacity Checks ; Number of pins in a Vrefgroup should not exceed the number of locations available. ; Critical ; 0 such failures found. ; I/O ; ;
; Inapplicable ; IO_000004 ; Voltage Compatibility Checks ; The I/O bank should support the requested VCCIO. ; Critical ; No IOBANK_VCCIO assignments found. ; I/O ; ;
; Pass ; IO_000005 ; Voltage Compatibility Checks ; The I/O bank should not have competing VREF values. ; Critical ; 0 such failures found. ; I/O ; ;
; Pass ; IO_000006 ; Voltage Compatibility Checks ; The I/O bank should not have competing VCCIO values. ; Critical ; 0 such failures found. ; I/O ; ;
; Pass ; IO_000007 ; Valid Location Checks ; Checks for unavailable locations. ; Critical ; 0 such failures found. ; I/O ; ;
; Inapplicable ; IO_000008 ; Valid Location Checks ; Checks for reserved locations. ; Critical ; No reserved LogicLock region found. ; I/O ; ;
; Pass ; IO_000009 ; I/O Properties Checks for One I/O ; The location should support the requested I/O standard. ; Critical ; 0 such failures found. ; I/O ; ;
; Pass ; IO_000010 ; I/O Properties Checks for One I/O ; The location should support the requested I/O direction. ; Critical ; 0 such failures found. ; I/O ; ;
; Inapplicable ; IO_000011 ; I/O Properties Checks for One I/O ; The location should support the requested Current Strength. ; Critical ; No Current Strength assignments found. ; I/O ; ;
; Inapplicable ; IO_000012 ; I/O Properties Checks for One I/O ; The location should support the requested On Chip Termination value. ; Critical ; No Termination assignments found. ; I/O ; ;
; Inapplicable ; IO_000013 ; I/O Properties Checks for One I/O ; The location should support the requested Bus Hold value. ; Critical ; No Enable Bus-Hold Circuitry assignments found. ; I/O ; ;
; Inapplicable ; IO_000014 ; I/O Properties Checks for One I/O ; The location should support the requested Weak Pull Up value. ; Critical ; No Weak Pull-Up Resistor assignments found. ; I/O ; ;
; Pass ; IO_000015 ; I/O Properties Checks for One I/O ; The location should support the requested PCI Clamp Diode. ; Critical ; 0 such failures found. ; I/O ; ;
; Inapplicable ; IO_000018 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Current Strength. ; Critical ; No Current Strength assignments found. ; I/O ; ;
; Inapplicable ; IO_000019 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested On Chip Termination value. ; Critical ; No Termination assignments found. ; I/O ; ;
; Pass ; IO_000020 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested PCI Clamp Diode. ; Critical ; 0 such failures found. ; I/O ; ;
; Inapplicable ; IO_000021 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Weak Pull Up value. ; Critical ; No Weak Pull-Up Resistor assignments found. ; I/O ; ;
; Inapplicable ; IO_000022 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Bus Hold value. ; Critical ; No Enable Bus-Hold Circuitry assignments found. ; I/O ; ;
; Inapplicable ; IO_000023 ; I/O Properties Checks for One I/O ; The I/O standard should support the Open Drain value. ; Critical ; No open drain assignments found. ; I/O ; ;
; Inapplicable ; IO_000024 ; I/O Properties Checks for One I/O ; The I/O direction should support the On Chip Termination value. ; Critical ; No Termination assignments found. ; I/O ; ;
; Inapplicable ; IO_000026 ; I/O Properties Checks for One I/O ; On Chip Termination and Current Strength should not be used at the same time. ; Critical ; No Current Strength or Termination assignments found. ; I/O ; ;
; Inapplicable ; IO_000027 ; I/O Properties Checks for One I/O ; Weak Pull Up and Bus Hold should not be used at the same time. ; Critical ; No Enable Bus-Hold Circuitry or Weak Pull-Up Resistor assignments found. ; I/O ; ;
; Inapplicable ; IO_000045 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Slew Rate value. ; Critical ; No Slew Rate assignments found. ; I/O ; ;
; Inapplicable ; IO_000046 ; I/O Properties Checks for One I/O ; The location should support the requested Slew Rate value. ; Critical ; No Slew Rate assignments found. ; I/O ; ;
; Inapplicable ; IO_000047 ; I/O Properties Checks for One I/O ; On Chip Termination and Slew Rate should not be used at the same time. ; Critical ; No Slew Rate assignments found. ; I/O ; ;
; Pass ; IO_000033 ; Electromigration Checks ; Current density for consecutive I/Os should not exceed 240mA for row I/Os and 240mA for column I/Os. ; Critical ; 0 such failures found. ; I/O ; ;
; Inapplicable ; IO_000034 ; SI Related Distance Checks ; Single-ended outputs should be 5 LAB row(s) away from a differential I/O. ; High ; No Differential I/O Standard assignments found. ; I/O ; ;
; Pass ; IO_000042 ; SI Related SSO Limit Checks ; No more than 20 outputs are allowed in a VREF group when VREF is being read from. ; High ; 0 such failures found. ; I/O ; ;
+--------------+-----------+-----------------------------------+------------------------------------------------------------------------------------------------------+----------+--------------------------------------------------------------------------+------+-------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; I/O Rules Matrix ;
+--------------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+
; Pin/Rules ; IO_000001 ; IO_000002 ; IO_000003 ; IO_000004 ; IO_000005 ; IO_000006 ; IO_000007 ; IO_000008 ; IO_000009 ; IO_000010 ; IO_000011 ; IO_000012 ; IO_000013 ; IO_000014 ; IO_000015 ; IO_000018 ; IO_000019 ; IO_000020 ; IO_000021 ; IO_000022 ; IO_000023 ; IO_000024 ; IO_000026 ; IO_000027 ; IO_000045 ; IO_000046 ; IO_000047 ; IO_000033 ; IO_000034 ; IO_000042 ;
+--------------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+
; Total Pass ; 41 ; 0 ; 41 ; 0 ; 1 ; 46 ; 41 ; 0 ; 46 ; 46 ; 0 ; 0 ; 0 ; 0 ; 2 ; 0 ; 0 ; 2 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 46 ; 0 ; 44 ;
; Total Unchecked ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
; Total Inapplicable ; 5 ; 46 ; 5 ; 46 ; 45 ; 0 ; 5 ; 46 ; 0 ; 0 ; 46 ; 46 ; 46 ; 46 ; 44 ; 46 ; 46 ; 44 ; 46 ; 46 ; 46 ; 46 ; 46 ; 46 ; 46 ; 46 ; 46 ; 0 ; 46 ; 2 ;
; Total Fail ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
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; GPIO_1_D[28] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ;
; GPIO_1_D[29] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ;
; GPIO_1_D[30] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ;
; GPIO_1_D[31] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ;
; GPIO_1_D[32] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ;
; GPIO_1_D[33] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ;
; UART_RX ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;
; CLOCK_50 ; Pass ; Inapplicable ; Pass ; Inapplicable ; Pass ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Pass ;
+--------------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+
+---------------------------------------------------------------------------------------------+
; Fitter Device Options ;
+------------------------------------------------------------------+--------------------------+
; Option ; Setting ;
+------------------------------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
; Enable device-wide reset (DEV_CLRn) ; Off ;
; Enable device-wide output enable (DEV_OE) ; Off ;
; Enable INIT_DONE output ; Off ;
; Configuration scheme ; Active Serial ;
; Error detection CRC ; Off ;
; Enable open drain on CRC_ERROR pin ; Off ;
; Enable input tri-state on active configuration pins in user mode ; Off ;
; Configuration Voltage Level ; Auto ;
; Force Configuration Voltage Level ; Off ;
; nCEO ; As output driving ground ;
; Data[0] ; As input tri-stated ;
; Data[1]/ASDO ; As input tri-stated ;
; Data[7..2] ; Unreserved ;
; FLASH_nCE/nCSO ; As input tri-stated ;
; Other Active Parallel pins ; Unreserved ;
; DCLK ; As output driving ground ;
+------------------------------------------------------------------+--------------------------+
+------------------------------------+
; Operating Settings and Conditions ;
+---------------------------+--------+
; Setting ; Value ;
+---------------------------+--------+
; Nominal Core Voltage ; 1.20 V ;
; Low Junction Temperature ; 0 <20>C ;
; High Junction Temperature ; 85 <20>C ;
+---------------------------+--------+
+------------------------------------------------------------+
; Estimated Delay Added for Hold Timing Summary ;
+-----------------+----------------------+-------------------+
; Source Clock(s) ; Destination Clock(s) ; Delay Added in ns ;
+-----------------+----------------------+-------------------+
Note: For more information on problematic transfers, consider running the Fitter again with the Optimize hold timing option (Settings Menu) turned off.
This will disable optimization of problematic paths and expose them for further analysis using the TimeQuest Timing Analyzer.
+----------------------------------------------------------------------+
; Estimated Delay Added for Hold Timing Details ;
+---------------------------+----------------------+-------------------+
; Source Register ; Destination Register ; Delay Added in ns ;
+---------------------------+----------------------+-------------------+
; picorv32:cpu|mem_wdata[4] ; gpio:gpio|gpio[4] ; 0.011 ;
; picorv32:cpu|mem_wdata[7] ; gpio:gpio|gpio[7] ; 0.011 ;
; picorv32:cpu|mem_wdata[5] ; gpio:gpio|gpio[5] ; 0.011 ;
; picorv32:cpu|mem_wdata[2] ; gpio:gpio|gpio[2] ; 0.011 ;
+---------------------------+----------------------+-------------------+
Note: This table only shows the top 4 path(s) that have the largest delay added for hold.
+-----------------+
; Fitter Messages ;
+-----------------+
Info (20032): Parallel compilation is enabled and will use up to 2 processors
Info (119006): Selected device EP4CE22F17C6 for design "xoro"
Info (21077): Low junction temperature is 0 degrees C
Info (21077): High junction temperature is 85 degrees C
Info (15535): Implemented PLL "pll_sys:pll_sys_inst|altpll:altpll_component|pll_sys_altpll:auto_generated|pll1" as Cyclone IV E PLL type
Info (15099): Implementing clock multiplication of 2, clock division of 1, and phase shift of 0 degrees (0 ps) for pll_sys:pll_sys_inst|altpll:altpll_component|pll_sys_altpll:auto_generated|wire_pll1_clk[0] port
Info (15099): Implementing clock multiplication of 9, clock division of 61, and phase shift of 0 degrees (0 ps) for pll_sys:pll_sys_inst|altpll:altpll_component|pll_sys_altpll:auto_generated|wire_pll1_clk[1] port
Info (15099): Implementing clock multiplication of 9, clock division of 244, and phase shift of 0 degrees (0 ps) for pll_sys:pll_sys_inst|altpll:altpll_component|pll_sys_altpll:auto_generated|wire_pll1_clk[2] port
Info (171003): Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time
Warning (292013): Feature LogicLock is only available with a valid subscription license. You can purchase a software subscription to gain full access to this feature.
Info (176444): Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices
Info (176445): Device EP4CE10F17C6 is compatible
Info (176445): Device EP4CE6F17C6 is compatible
Info (176445): Device EP4CE15F17C6 is compatible
Info (169124): Fitter converted 5 user pins into dedicated programming pins
Info (169125): Pin ~ALTERA_ASDO_DATA1~ is reserved at location C1
Info (169125): Pin ~ALTERA_FLASH_nCE_nCSO~ is reserved at location D2
Info (169125): Pin ~ALTERA_DCLK~ is reserved at location H1
Info (169125): Pin ~ALTERA_DATA0~ is reserved at location H2
Info (169125): Pin ~ALTERA_nCEO~ is reserved at location F16
Warning (15714): Some pins have incomplete I/O assignments. Refer to the I/O Assignment Warnings report for details
Info (176045): Design uses memory blocks. Violating setup or hold times of memory block address registers for either read or write operations could cause memory contents to be corrupted. Make sure that all memory block address registers meet the setup and hold time requirements.
Critical Warning (169085): No exact pin location assignment(s) for 5 pins of 46 total pins. For the list of pins please refer to the I/O Assignment Warnings table in the fitter report.
Info (332104): Reading SDC File: 'de0_nano_system.sdc'
Warning (332174): Ignored filter at de0_nano_system.sdc(41): altera_reserved_tck could not be matched with a port or pin or register or keeper or net or combinational node or node
Warning (332049): Ignored create_clock at de0_nano_system.sdc(41): Argument <targets> is not an object ID
Info (332050): create_clock -period 10MHz -name {altera_reserved_tck} {altera_reserved_tck}
Info (332110): Deriving PLL clocks
Info (332110): create_generated_clock -source {pll_sys_inst|altpll_component|auto_generated|pll1|inclk[0]} -multiply_by 2 -duty_cycle 50.00 -name {pll_sys_inst|altpll_component|auto_generated|pll1|clk[0]} {pll_sys_inst|altpll_component|auto_generated|pll1|clk[0]}
Info (332110): create_generated_clock -source {pll_sys_inst|altpll_component|auto_generated|pll1|inclk[0]} -divide_by 61 -multiply_by 9 -duty_cycle 50.00 -name {pll_sys_inst|altpll_component|auto_generated|pll1|clk[1]} {pll_sys_inst|altpll_component|auto_generated|pll1|clk[1]}
Info (332110): create_generated_clock -source {pll_sys_inst|altpll_component|auto_generated|pll1|inclk[0]} -divide_by 244 -multiply_by 9 -duty_cycle 50.00 -name {pll_sys_inst|altpll_component|auto_generated|pll1|clk[2]} {pll_sys_inst|altpll_component|auto_generated|pll1|clk[2]}
Info (332151): Clock uncertainty is not calculated until you update the timing netlist.
Warning (332174): Ignored filter at de0_nano_system.sdc(72): altera_reserved_tck could not be matched with a clock
Warning (332049): Ignored set_false_path at de0_nano_system.sdc(72): Argument <from> is an empty collection
Info (332050): set_false_path -from [get_clocks {altera_reserved_tck}] -to [get_clocks {altera_reserved_tck}]
Warning (332049): Ignored set_false_path at de0_nano_system.sdc(72): Argument <to> is an empty collection
Warning (332060): Node: prng:prng|prng_clk was determined to be a clock but was found without an associated clock assignment.
Info (13166): Register prng:prng|xoroshiro128plus:prng|ss[15] is being clocked by prng:prng|prng_clk
Info (332154): The derive_clock_uncertainty command did not apply clock uncertainty to any clock-to-clock transfers.
Info (332129): Detected timing requirements -- optimizing circuit to achieve only the specified requirements
Info (332111): Found 4 clocks
Info (332111): Period Clock Name
Info (332111): ======== ============
Info (332111): 20.000 CLOCK_50
Info (332111): 10.000 pll_sys_inst|altpll_component|auto_generated|pll1|clk[0]
Info (332111): 135.555 pll_sys_inst|altpll_component|auto_generated|pll1|clk[1]
Info (332111): 542.222 pll_sys_inst|altpll_component|auto_generated|pll1|clk[2]
Info (176353): Automatically promoted node pll_sys:pll_sys_inst|altpll:altpll_component|pll_sys_altpll:auto_generated|wire_pll1_clk[0] (placed in counter C0 of PLL_4)
Info (176355): Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G18
Info (176353): Automatically promoted node pll_sys:pll_sys_inst|altpll:altpll_component|pll_sys_altpll:auto_generated|wire_pll1_clk[1] (placed in counter C2 of PLL_4)
Info (176355): Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G17
Info (176353): Automatically promoted node pll_sys:pll_sys_inst|altpll:altpll_component|pll_sys_altpll:auto_generated|wire_pll1_clk[2] (placed in counter C1 of PLL_4)
Info (176355): Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G19
Info (176353): Automatically promoted node prng:prng|prng_clk
Info (176355): Automatically promoted destinations to use location or clock signal Global Clock
Info (176353): Automatically promoted node resetn
Info (176355): Automatically promoted destinations to use location or clock signal Global Clock
Info (176356): Following destination nodes may be non-global or may not use global or regional clocks
Info (176357): Destination node timer:timer|rdy
Info (176357): Destination node picorv32:cpu|picorv32_pcpi_div:pcpi_div|pcpi_wr
Info (176357): Destination node picorv32:cpu|instr_beq
Info (176357): Destination node picorv32:cpu|instr_bne
Info (176357): Destination node picorv32:cpu|instr_blt
Info (176357): Destination node picorv32:cpu|instr_bge
Info (176357): Destination node picorv32:cpu|instr_bltu
Info (176357): Destination node picorv32:cpu|instr_bgeu
Info (176357): Destination node picorv32:cpu|instr_addi
Info (176357): Destination node picorv32:cpu|instr_slti
Info (176358): Non-global destination nodes limited to 10 nodes
Info (176233): Starting register packing
Info (176235): Finished register packing
Extra Info (176218): Packed 132 registers into blocks of type Embedded multiplier block
Extra Info (176220): Created 66 register duplicates
Info (176214): Statistics of I/O pins that need to be placed that use the same VCCIO and VREF, before I/O pin placement
Info (176211): Number of I/O pins in group: 5 (unused VREF, 3.3V VCCIO, 0 input, 5 output, 0 bidirectional)
Info (176212): I/O standards used: 3.3-V LVTTL.
Info (176215): I/O bank details before I/O pin placement
Info (176214): Statistics of I/O banks
Info (176213): I/O bank number 1 does not use VREF pins and has 3.3V VCCIO pins. 7 total pin(s) used -- 7 pins available
Info (176213): I/O bank number 2 does not use VREF pins and has 3.3V VCCIO pins. 1 total pin(s) used -- 15 pins available
Info (176213): I/O bank number 3 uses 0.6V VREF pins and has undetermined VCCIO pins. 1 total pin(s) used -- 24 pins available
Info (176213): I/O bank number 4 does not use VREF pins and has 3.3V VCCIO pins. 14 total pin(s) used -- 6 pins available
Info (176213): I/O bank number 5 does not use VREF pins and has 3.3V VCCIO pins. 16 total pin(s) used -- 2 pins available
Info (176213): I/O bank number 6 does not use VREF pins and has undetermined VCCIO pins. 1 total pin(s) used -- 12 pins available
Info (176213): I/O bank number 7 does not use VREF pins and has 3.3V VCCIO pins. 4 total pin(s) used -- 20 pins available
Info (176213): I/O bank number 8 does not use VREF pins and has 3.3V VCCIO pins. 2 total pin(s) used -- 22 pins available
Warning (15705): Ignored locations or region assignments to the following nodes
Warning (15706): Node "ADC_CS_N" is assigned to location or region, but does not exist in design
Warning (15706): Node "ADC_SADDR" is assigned to location or region, but does not exist in design
Warning (15706): Node "ADC_SCLK" is assigned to location or region, but does not exist in design
Warning (15706): Node "ADC_SDAT" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_ADDR[0]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_ADDR[10]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_ADDR[11]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_ADDR[12]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_ADDR[1]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_ADDR[2]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_ADDR[3]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_ADDR[4]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_ADDR[5]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_ADDR[6]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_ADDR[7]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_ADDR[8]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_ADDR[9]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_BA[0]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_BA[1]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_CAS_N" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_CKE" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_CLK" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_CS_N" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_DQM[0]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_DQM[1]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_DQ[0]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_DQ[10]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_DQ[11]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_DQ[12]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_DQ[13]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_DQ[14]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_DQ[15]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_DQ[1]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_DQ[2]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_DQ[3]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_DQ[4]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_DQ[5]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_DQ[6]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_DQ[7]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_DQ[8]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_DQ[9]" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_RAS_N" is assigned to location or region, but does not exist in design
Warning (15706): Node "DRAM_WE_N" is assigned to location or region, but does not exist in design
Warning (15706): Node "EPCS_ASDO" is assigned to location or region, but does not exist in design
Warning (15706): Node "EPCS_DATA0" is assigned to location or region, but does not exist in design
Warning (15706): Node "EPCS_DCLK" is assigned to location or region, but does not exist in design
Warning (15706): Node "EPCS_NCSO" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_D[0]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_D[10]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_D[11]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_D[12]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_D[13]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_D[14]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_D[15]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_D[16]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_D[17]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_D[18]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_D[19]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_D[1]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_D[20]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_D[21]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_D[22]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_D[23]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_D[24]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_D[25]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_D[26]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_D[27]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_D[28]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_D[29]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_D[2]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_D[30]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_D[31]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_D[32]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_D[33]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_D[6]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_D[7]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_D[8]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_D[9]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_IN[0]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_0_IN[1]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_1_IN[0]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_1_IN[1]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_2[0]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_2[10]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_2[11]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_2[12]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_2[1]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_2[2]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_2[3]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_2[4]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_2[5]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_2[6]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_2[7]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_2[8]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_2[9]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_2_IN[0]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_2_IN[1]" is assigned to location or region, but does not exist in design
Warning (15706): Node "GPIO_2_IN[2]" is assigned to location or region, but does not exist in design
Warning (15706): Node "G_SENSOR_CS_N" is assigned to location or region, but does not exist in design
Warning (15706): Node "G_SENSOR_INT" is assigned to location or region, but does not exist in design
Warning (15706): Node "I2C_SCLK" is assigned to location or region, but does not exist in design
Warning (15706): Node "I2C_SDAT" is assigned to location or region, but does not exist in design
Warning (15706): Node "KEY[1]" is assigned to location or region, but does not exist in design
Warning (15706): Node "RND_OUT[0]" is assigned to location or region, but does not exist in design
Warning (15706): Node "RND_OUT[1]" is assigned to location or region, but does not exist in design
Warning (15706): Node "RND_OUT[2]" is assigned to location or region, but does not exist in design
Warning (15706): Node "RND_OUT[3]" is assigned to location or region, but does not exist in design
Warning (15706): Node "SW[0]" is assigned to location or region, but does not exist in design
Warning (15706): Node "SW[1]" is assigned to location or region, but does not exist in design
Warning (15706): Node "SW[2]" is assigned to location or region, but does not exist in design
Warning (15706): Node "SW[3]" is assigned to location or region, but does not exist in design
Info (171121): Fitter preparation operations ending: elapsed time is 00:00:02
Info (14896): Fitter has disabled Advanced Physical Optimization because it is not supported for the current family.
Info (170189): Fitter placement preparation operations beginning
Info (170190): Fitter placement preparation operations ending: elapsed time is 00:00:01
Info (170191): Fitter placement operations beginning
Info (170137): Fitter placement was successful
Info (170192): Fitter placement operations ending: elapsed time is 00:00:05
Info (170193): Fitter routing operations beginning
Info (170195): Router estimated average interconnect usage is 6% of the available device resources
Info (170196): Router estimated peak interconnect usage is 31% of the available device resources in the region that extends from location X21_Y11 to location X31_Y22
Info (170194): Fitter routing operations ending: elapsed time is 00:00:03
Info (170199): The Fitter performed an Auto Fit compilation. Optimizations were skipped to reduce compilation time.
Info (170201): Optimizations that may affect the design's routability were skipped
Info (11888): Total time spent on timing analysis during the Fitter is 2.19 seconds.
Info (334003): Started post-fitting delay annotation
Info (334004): Delay annotation completed successfully
Info (334003): Started post-fitting delay annotation
Info (334004): Delay annotation completed successfully
Info (11218): Fitter post-fit operations ending: elapsed time is 00:00:02
Warning (171167): Found invalid Fitter assignments. See the Ignored Assignments panel in the Fitter Compilation Report for more information.
Warning (169177): 2 pins must meet Altera requirements for 3.3-, 3.0-, and 2.5-V interfaces. For more information, refer to AN 447: Interfacing Cyclone IV E Devices with 3.3/3.0/2.5-V LVTTL/LVCMOS I/O Systems.
Info (169178): Pin reset_btn uses I/O standard 3.3-V LVTTL at J15
Info (169178): Pin UART_RX uses I/O standard 2.5 V at B4
Info (144001): Generated suppressed messages file E:/Photonic/RISCV/output_files/xoro.fit.smsg
Info: Quartus II 64-Bit Fitter was successful. 0 errors, 123 warnings
Info: Peak virtual memory: 5429 megabytes
Info: Processing ended: Sat Sep 16 21:12:45 2023
Info: Elapsed time: 00:00:16
Info: Total CPU time (on all processors): 00:00:10
+----------------------------+
; Fitter Suppressed Messages ;
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The suppressed messages can be found in E:/Photonic/RISCV/output_files/xoro.fit.smsg.